JPH02105385A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 本発明はメモリ装置に係わり、特にメモリに要求される
大容量化および高速化を安価に実現するようにしたメモ
リ装置に関する。

「従来の技術」 各種の情報処理装置では、一定のデータやその装置の制
御を司るプログラムを格納しておくためにメモリ装置が
使用される。

かかるメモリ装置では、パ犬容量であること″および“
高速アクセスが可能であること”の２つのあい反した性
能を満たすことが要求されることがあるが、このような
要求を単一のメモリ素子で両立させることは困難である
。

一方、゛′大容量′″に関してはダイナミックメモリ素
子が適しており、“高速アクセス”に関してはスタティ
ックメモリ素子が優れている。スタティックメモリ素子
は、電源が入っている限り情報を安定して保ち続けるの
に対し、ダイナミックメモリ素子は頻繁にメモリ内容の
再書き込みをするためにリフレッシュ動作をしなければ
ならない。

そこで、゛大容量″と゛高速アクセス”とを同時に要求
されるようなシステムに使用されるメモリ装置として、
例えば゛特開昭５５−４４６５０号公報”や゛キャッシ
ュ記憶″′　（情報処理学会誌ｖｏｗ、２１．Ｎｏ、４
．Ａｐｒ、１９８０゜ｐｐ３２２−３３１）に詳しく記
載されているキャッシュメモリ方式が登場した。

このキャンシュメモリ方式は、通常は大容量のメインメ
モリをダイナミックメモリ素子で構成し、高速化のため
に中央制御部（ＣＰＵ）とメインメモリの間にバッファ
メモリ　（キャッシュメモリ）を設けたものである。こ
のキャッシュメモリ方式が効果的であるという事実は、
１度読み出されたデータやプログラムは、その後の近い
時点で再びアクセスされる可能性が高いという確率的事
実に基づいている。

「発明が解決しようとする課題」 しかし、上述のようなバッファメモリ　（キャッシュメ
モリ）を設けたキャッシュメモリ方式のメモリ装置では
、例えばバッファメモリに書き込む場合のメインメモリ
との間における一貫性保持や、メインメモリ上のどの部
分の内容をバッファメモリに持ってくるかというマツピ
ングの実現のために極めて複雑な制御が必要となる。そ
して、その実現には装置が大きくなり、かつ高価となっ
てしまうので、小型ンステムや安価なシステムに採用す
るのは困難であった。

本発明はかかる事情に鑑みてなされたものであり、その
目的とするところはバッファメモリを用いることなく大
容量で高速なメモリ装置を安価に提供することにある。

「課題を解決するための手段」 本発明は、所定のメモリサイクルの間で１度行を指定し
た後、連続して列を指定することにより読み出しおよび
書き込みを行うスタティックカラムモードを有するダイ
ナミックメモリ素子により構成されたメモリ手段と、こ
のメモリ手段との間でデータの読み出しおよび書込制御
を行う第１の制御手段と、メモリ手段との間でデータの
読み出しおよび書き込み用の行アドレスおよび列アドレ
ス信号を出力する第２の制御手段と、この第２の制御手
段の出力するアドレス信号に基づきメモリ手段のスタテ
ィックカラムモードを選択し、このモードで動作をさせ
るべく制御するモード選択手段と、所定のメモリサイク
ルの間に行アドレスへのアクセス可能状態を形成する行
アドレスストローブ信号と、この１回の行アドレススト
ローブ信号の間に複数回の書き込みおよび読出信号をメ
モリ手段に対して供給するメモリ制御部と、このメモリ
制御部が出力する行アドレスストローブ信号の出力継続
時間をカウントし、所定時間が経過したならメモリ制御
部をクリアするべく信号を発生ずるカウンタと、第２の
制御手段の出力する行および列アドレス信号のうち前記
メモリ手段の行アドレスを指定するための行アドレス信
号を保持するラッチと、このラッチの行アドレスの出力
信号と第２の制御手段の出力する行アドレス信号とが一
致しているか否かを比較し、一致すればメモリ制御部か
らメモリ手段への各種信号の供給を続行させるべく一致
信号を発生し、一致しなければそれまで供給されていた
各種信号をクリアするべく不一致信号を発生ずる比較器
とをメモリ装置に具備させたものである。

このようにすると、スタティックカラムモードを有する
ダイナミックメモリ素子で構成したメモリに対して１回
の行アドレスストローブ信号の間に複数回のアクセスが
可能となるので、大容量のメモリに対して見掛は上高速
でアクセスすることが可能となる。

「実施例」 以下、この発明を図示の実施例に基づいて説明する。

第１図は本発明の一実施例を示すブロック図である。

メモリ１は、所定のメモリサイクルの間で１度′行″を
指定した後、連続して゛′列″を指定して読み出しおよ
び書き込みを行うスタティックカラムモードを有するダ
イナミックメモリ素子により構成されている。メモリ１
は、次に述べる動作レジスタ３の指示に応じてこのメモ
リ１を゛通常モード″と゛スタティックカラムモード″
のいずれのモードにも制御することのできるメモリ制御
部２に接続されている。なお、通常モードとは、１回の
アクセスで行アドレスストローブ（ＲＡＳ）信号とチッ
プセレク）　（ＣＳ）信号が１回だけ出力される動作を
意味している。

メモリ制御部２は、動作レジスタ３にラッチされた値に
よりメモリ１の動作を通常モードとスタティックカラム
動作に切り換える。

スタティックカラムモードにおける動作時のＲＡＳ信号
の最大時間を監視するカウンタ４は、同一の行アドレス
でのメモリアクセスが多数回続いた場合にメモリ制御部
２にタイムアウトを通知するために機能する。

第１の制御手段と第２の制御手段を兼ねる中央制御部（
ＣＰＵ）７から供給されるアドレス信号２１は、ラッチ
５と比較器６とメモリアドレスセレクタ８とデコーダ９
とに供給される。ラッチ５は、アドレス信号２１のうち
メモリ１に供給される“′行アドレス”に対応する信号
を保持し、その出力は比較器６に入力し、比較結果２２
はメモリ制御部２に入力する。

メモリ制御部２には、アドレス信号２１の上位部をデコ
ードした結果によって得られるメモリセレクト信号２３
、メモリの動作モードを選択する動作レジスタ３の信号
２４、カウンタ４からのタイムアウト信号２５、ＣＰＵ
７からのリード／ライト信号２６が人力されている。

また、メモリ制御部２からは、行アドレス、列アドレス
を切り換えるためのメモリアドレスセレクタ８の切換信
号２７、メモリ１に対する行アドレスストローブ（Ｒ，
ＡＳ）信号２８、チップセレクト　（ＣＳ）信号２９、
ライトイネーブル（ＷＥ）信号３０の４種類の信号が取
り出されている。

カウンタ４には、クロック信号３１が供給されており、
行アドレスストローブ（ＲＡＳ）信号２８がＬレベルで
ある間クロックをカウントし、メモリ素子の最大行アド
レスストローブ信号時間ｔ　ＲＡＳＭ□を越えない範囲
でタイムアウト信号２５を出力する。

次に、動作レジスタ３が″スタティックカラムモード″
にセットされている場合の動作を、第２図に示すタイム
チャートに沿って説明する。

まず、゛読出サイクル″の場合である。

ＣＰＵ７がメモリサイクルを開始する。メモリサイクル
Ｉ区間において、ラッチ５に行アドレスがラッチされる
と共に、デコーダ９によりメモリセレクト信号２３が生
成され、メモリ制御部２を起動する。

メモリ制御部２は、メモリ内容の再書き込みのためのリ
フレッシュ信号との競合を避けてＲＡＳ信号２８を出力
し、次に、セレクタ８の切換信号２７、そしてチップセ
レク）　（ＣＳ）信号２９を順に出力する。このように
して読み出しを行う領域が指定されＣＰＵ７は、メモリ
１より所望の読出データを得ることが可能となる。

引き続きＣＰＵ７がメモリサイクル■を開始すると、Ｃ
ＰＵ７からのアドレス信号と、メモリサイクル■におい
てラッチ５にラッチしておいたアドレスとを、比較器６
で比較した結果信号２２を得る。比較結果が一致してい
た場合には゛行″が一致していたことを意味し、結果信
号２２は゛致信号″となる。すると、メモリ制御部２は
セレクタ８を前サイクルにおいて゛列アドレス′”側ｊ
こ切り換えた状態をそのまま保持する。以下、前述と同
様に読み出しが実行される。この間ＲＡＳ信号２８は前
のサイクルから出力したままの状態（Ｌレベル）となっ
ており、メモリ１はスタティックカラムモードにて動作
し、通常より高速にアクセスでき、高速の読み出しを実
行することが可能となる。なお、゛′不一致信号″の場
合は、所定のメモリサイクルが終了し、次のメモリサイ
クルに移ったことを意味する。

また、引き続くサイクルがパ書込サイクル”であった場
合（図におけるサイクル■）には、ライトイネーブル（
’ｖＶＥ）信号３０が出力することによってメモリ１に
対する書き込みを実現できる。

引き続くメモリアクセスの中で゛行アドレス”が前のサ
イクルと異なるサイクルの場合には比較器６から“不一
致信号”が出力し、メモリ制御部２は各種メモリ制御信
号（ＲＡＳ、Ｃ３，ＷＥ）２２．２９．３０の全てをＨ
レベルにし、スタティックカラムモードアクセスを打ち
切り、必要時間経過後、改めて新しいメモリサイクルを
開始する。

また、同一行アドレスのメモリアクセスが連続した場合
でも、予め設定したタイムアウト時間ｊｉ＋１゜。ｕｔ
　　（＜　ｊ　ＲＡＳＭＡＸ　）を経過した場合には、
カウンタ４よりタイムアウト信号２５が制御部２に入力
され、ＲＡＳ信号２８は現行サイクル終了後に打ち切ら
れる。もちろん、ＣＰＵ７がメモリ領域以外をアクセス
した場合もメモリセレクト信号２３が入力されず、スタ
ティックカラムモードは打ち切られる。

本発明では、動作レジスタ３をプログラムでセット／リ
セットさせることが可能なので、外部に設けた補助記憶
装置からメモリ１へのＤＭＡ（Ｄｉｒｅｃｔ　Ｍｅｍｏ
ｒｙ　Ａｃｃｅｓｓ）　　によるプログラムロードやデ
ータのロード／セーブなど、メモリ１へのアクセスが連
続した番地に対して継続して行われる場合に非常に効果
がある。

また、第３図に示すように、グラフィックシステム等で
多量のデータ転送が、ある一定の領域Ａと別の領域Ｂの
間で頻繁に行われるようなシステムを想定する。この場
合は、領域Ａと領域Ｂを別々のメモリ制御部を用いて個
別に制御する構造にすれば、それぞれの領域においては
、データの転送の間では連続するアドレスへのアクセス
がずっと継続することになり、メモリアクセス速度の著
しい向上が期待できる。

「発明の効果」 以上説明したように本発明によれば、バッファメモリを
設けなくとも、安価で大容看を得やすいダイナミックメ
モリ素子を用いて、高速なメモリ装置を実現することが
可能となる。

【図面の簡単な説明】

図面は本発明の一実施例を説明するためのもので、この
うち第１図はメモリ装置の回路構成を示すブロック図、
第２図はこのメモリ装置の動作を示すタイミング図、第
３図は多量のデータ転送を説明する概念図である。 １・・・・・・メインメモリ、２・・・・・・メモリ制
御部、３・・・・・・動作レジスタ（モード選択手段）
、４・・・・・・カウンタ、５・・・・・・ラッチ、６
・・・・・・比較器、 ７・・・・・・中央処理装置（第１の制御手段および第
２の制御手段）、 ８・・・・・・セレクタ、９・・・・・・デコーダ。 出　　願　　人 富士ゼロックス株式会社

Claims (1)

1. 【特許請求の範囲】 所定のメモリサイクルの間で１度行を指定した後、連続
   して列を指定することにより読み出しおよび書き、込み
   を行うスタティックカラムモードを有するダイナミック
   メモリ素子により構成されたメモリ手段と、 このメモリ手段との間でデータの読み出しおよび書込制
   御を行う第１の制御手段と、 前記メモリ手段との間でデータの読み出しおよび書き込
   み用の行アドレスおよび列アドレス信号を出力する第２
   の制御手段と、 この第２の制御手段の出力するアドレス信号に基づき前
   記メモリ手段のスタティックカラムモードを選択し、こ
   のモードで動作をさせるべく制御するモード選択手段と
   、 前記所定のメモリサイクルの間に行アドレスへのアクセ
   ス可能状態を形成する行アドレスストローブ信号と、こ
   の１回の行アドレスストローブ信号の間に複数回の書き
   込みおよび読出信号とを、前記メモリ手段に対して供給
   するメモリ制御部と、このメモリ制御部が出力する行ア
   ドレスストローブ信号の出力継続時間をカウントし、所
   定時間が経過したなら前記メモリ制御部をクリアするべ
   く信号を発生するカウンタと、 前記第２の制御手段の出力する行および列アドレス信号
   のうち前記メモリ手段の行アドレスを指定するための行
   アドレス信号を保持するラッチと、このラッチの行アド
   レスの出力信号と前記第２の制御手段の出力する行アド
   レス信号とが一致しているか否かを比較し、一致すれば
   前記メモリ制御部からメモリ手段への各種信号の供給を
   続行させるべく一致信号を発生し、一致しなければそれ
   まで供給されていた各種信号をクリアするべく不一致信
   号を発生する比較器 とを具備したことを特徴とするメモリ装置。