JPS5841584B2 - マルチアクセスメモリ方法およびマルチアクセス用メモリチツプ - Google Patents

Description

【発明の詳細な説明】 本発明は大容量の低速メモリとマルチアクセス可能な小
容量の高速ランダムアクセスメモリとを同一チップ上に
もたせた複数個のマルチアクセスメモリチップからなる
メモリに対するマルチアクセスメモリ方法およびマルチ
アクセス用メモリチップに関する。

大容量の比較的低速なメモリと、小容量の高速ランダム
アクセスメモリ（以下単にＲＡＭということもある）と
を同一チップ上に設け、メモリアクセスに際し、必要な
情報を含むブロックを単位として大容量低速メモリから
高速ＲＡＭ部に取り込み、高速ＲＡＭに対してアクセス
を行なうことにより大部分のアクセスに際して、必要な
情報を高速ＲＡＭ上にみつけてみかけ上、大容量で高速
なＲＡＭを実現できることがよく知られている。

また、従来、複数個のアドレスに対して独立に同時に読
出しあるいは書込みを行なうことができるマルチアクセ
スメモリが提案され実用化されている。

しかしながら、従来のマルチアクセス可能なメモリは、
メモリチップ上のすべての記憶位置に対してマルチアク
セス可能なように構成されていた。

このため、通常のＲＡＭに比べてマルチアクセスメモリ
においては、メモリセルの構造が複雑でかつ周辺回路、
例えば、アドレスデコーダ、センスアンプおよびドライ
バー等もマルチアクセスのレベルに応じて並列に設けな
くてはならず、大容量のマルチアクセス可能なメモリを
同一チップ内に格納することは困難であった。

本発明の目的は通常の大容量の低速メモリと小容量の高
速なマルチアクセスメモリとを同一チップに設けること
により大容量のＲＡＭをマルチアクセスする構成に比べ
て簡単な回路でしかも少ない端子数で構成したマルチア
クセス用メモリチップおよびこのチップの複数個からな
るメモリに対するマルチアクセスメモリ方法を提供する
ことにある。

この発明のマルチアクセスメモリ方法は、大容量の低速
メモリと小容量の高速ランダムアクセスメモリとを同一
チップ上にもちかつ前記大容量の低速メモリと前記小容
量の高速ランダムアクセスメモリとの間ではブロックを
単位としてデータの転送を行ない前記小容量のランダム
アクセスメモリに対しては同時に２つ以上のアドレスに
対して独立に書込みおよび読出し動作の可能な構成とし
た各々がマルチアクセス可能な複数個のメモリチップか
ら構成される一個以上のメモリユニットの各ユニットの
小容量の高速ランダムアクセスメモリに現在格納されて
いるブロックのブロックアドレスを保持し、メモリシス
テムに与えられた二つ以上のアドレスに対するアクセス
に際して各アクセス毎にアクセスが要求されたアドレス
で指定されたデータを含むブロックが前記メモリチップ
の高速ランダムアクセスメモリに存在するかどうかを独
立に検出し、前記ブロックが前記高速ランダムアクセス
メモリに存在する場合には対応する前記高速ランダムア
クセスメモリのブロックアドレスを出力し、これにより
前記高速ランダムアクセスメモリに対してアクセスを指
令し、前記ブロックが前記高速ランダムアクセスメモリ
に存在しない場合には前記高速ランダムアクセスメモリ
から追出すブロックを決定し、このブロックを前記メモ
リチップの大容量の低速メモリに戻したのち新たに必要
なブロックを前記大容量の低速メモリから前記高速ラン
ダムアクセスメモリに取り込む処理を行なうことにより
同時に２つ以上のアドレスに対してアクセスすることを
可能にしたことを特徴とする。

さらに、この発明のマルチアクセス用メモリチップは、
大容量の低速メモリと小容量の高速ランダムアクセスメ
モリとを同一チップ上にもちかつ前記大容量の低速メモ
リと前記小容量の高速ランダムアクセスメモリとの間で
はブロックを単位としてデータの転送を行ない前記高速
ランダムアクセスメモリに対しては同時に２つ以上のア
ドレスに対して独立に書込みおよび読出し動作の可能な
構成としたことを特徴とする。

本発明のマルチアクセスメモリ方法およびマルチアクセ
ス用メモリチップを用いてメモリシステムを構成するこ
とにより実効的に大容量でかつ実質的にマルチアクセス
可能なメモリシステムを実現することができる。

次に図面を参照して本発明の詳細な説明する。

本発明のメモリチップのブロック図を示す第１図におい
て、低速な大容量メモリ部１は、１２８桁×１２８列の
計１６にビットのメモリアレイからなり、アドレス信号
Ｃ３によりその１行、すなわち、１ブロツクを指定され
る。

高速メモリ部２は、４行×１２８列の計５１２ビットの
マルチアクセスメモリであり、行アドレスおよび列アド
レスの２つのペア（ＡＩ・Ａ２およびＢ１・Ｂ２）によ
り指定される任意の２ビツトに対して同時にアクセス可
能である。

ここで、ＡＩ 、Ｂ１をワードアドレスおよびＡ２．Ｂ
２をコンパートメントアドレスとそれぞれ称する。

この第１図に示す複合メモリは、次の動作が可能なよう
に構成されている。

即ち、外部からフェッチ信号Ｆがメモリチップに与えら
れると、チップセレクト信号Ｃ８Ｃが”１”のとき、ア
ドレス信号Ｃ３で指定された行の１２８ビツトの情報が
大容量メモリ部１から高速メモリ部２のコンパートメン
トアドレスＣ２で指定された行の１２８ビツトに取り込
まれる。

同様にリストア信号Ｒが印加された場合には、上述と逆
の動作が行なわれる。

一方、チップセレクト信号Ｃ８ＣがＯ”の場合には、こ
れらの動作は行なわれない。

高速メモリ部２に対してはアドレス信号Ａ１・Ａ２で指
定されるビット位置に対して読出しデータ端子ＲＤＡま
たは書込みデータ端子ＷＤＡを介して読出し信号ＲＡま
たは書込み信号ＷＡの指定により読出しまたは書込み動
作が行なわれる。

同様に、高速メモリ部２に対してはアドレス信号Ｂ１・
Ｂ２で指定されたビット位置に対してデータ端子ＲＤＢ
またはＷＤＢを介して読出し信号線ＲＢまたは書込み信
号線ＷＢの指令により読出しまたは書込み動作が行なわ
れる。

なお、これらの動作も各々チップセレクト信号Ｃ８Ａお
よびＣ８Ｂが１１１”のときのみ行なわれる。

次に、本発明のメモリチップを用いて構成したマルチア
クセスメモリシステムを第２図ａおよび第２図すを参照
して詳細に説明する。

第２図ａおよびｂに示すメモリシステムは、外部からみ
れば、２つのアドレス信号ＡおよびＢ（第２図ａ）でア
ドレスされる通常のマルチアクセスメモリと同様の機能
をもつが、実際には、マルチアクセス機能をもつ高速メ
モリ部と、大容量メモリ部とから構成され、外部からの
このメモリシステムに対するアクセスは、前記高速メモ
リ部２を介して行なわれるように構成されている。

これらの高速メモリ部２および大容量メモリ部１におけ
る情報の管理およびアクセスの方法は、セットアソシア
ティブ方式として知られているキャッシュメモリの管理
方式と類似しており、このセットアソシアティブ方式に
おけるキャッシュおよび主記憶が各々メモリチップ上の
高速メモリ部２および大容量メモリ部１に対応している
。

第２図におけるメモリシステムは、第２図ａで示す管理
部および第２図すで示すデータ部から構成されている。

なお、本実施例のメモリシステムの各ワードは１６ビツ
トからなっている。

前記データ部（第２図ｂ）は、先に説明した第１図のメ
モリチップから構成されており、各メモリチップは前記
各ワードにおける１ビツト位置を保持する。

すなわち、チップ積層方向の１６個のメモリチップの同
一の記憶位置が１ワードに対応する。

また、ブロックサイズは１２８ワードからなり、かつ本
メモリシステムの容量は１ｏ２４ワードとする。

さらに、このメモリシステムは、第２図すに示すように
８個のユニットＵＯ−Ｕ７から構成されかつ各ユニット
毎に大容量メモリ部１から独立のブロックを高速メモリ
部２に取り込めるように構成されかつ各ユニット１６個
のメモリチップ（ＭＣｉ −Ｑ−ＭＣｉ ・１５：ｉ＝
０〜Ｔ）から構成されている。

なお各ユニットを単位として、大容量メモリ部１と高速
メモリ部２との間でのブロック転送が行なわれる。

従って、メモリチップ上で高速メモリ部２に格納される
ブロックは各ユニット毎に独立に管理される。

第２図ａに示す管理部の管理テーブルメモリＴＯ〜Ｔ３
は、各々が８ワードからなりかつ各ワードは対応するユ
ニットの高速メモリ部２に格納されているブロックを指
す７ビツトのブロックアドレスおよび格納されている前
記ブロックアドレスが有効であることを示す有効ビット
を保持する。

また、管理テーブルメモＩＪＴＯ〜Ｔ３は、各々高速メ
モリ部２の第Ｏ〜第３ブロック、すなわち、第０〜第３
コンパートメントに対応して設けられており、２つのア
ドレス信号ｄおよびｅにより指定される内容が同時に出
力ｇ。

−ｇ３およびり。−Ｂ３に読み出される８ワード８ビツ
ト構成のマルアクセスメモリである。

このメモリシステムの情報アクセス用のメモリアドレス
は、１７ビツト、すなわち、上位より７ビツト（ブロッ
クアドレスＢＡ）、３ビツト（ユニットアドレスＵＡ）
、７ビツト（ワードアドレスＷＡ）の１７ビツトからな
る。

外部から本メモリシステムに対して書込みあるいは読出
しのアクセス要求があると、前記メモリアドレスがアド
レスレジスタ１１および１２のどちらかのアドレスレジ
スタ（例えば、第１のアドレスレジスタ１１）にセット
される。

ここで、第１のアドレスレジスタ１１は、値ＢＡ１．Ｕ
Ａ１およびＷＡｌをもっている。

セットされた第１のアドレスレジスタ１１のユニットア
ドレス部ＵＡ１により管理テーブルメモＩＪＴＯ〜Ｔ３
の内容即ち、ブロックアドレスが出力ｇ。

−ｇ３に読み出され、それらの値が各々比較回路１３〜
１６の一方の入力に入力される。

各比較回路１３〜１６の他の一方の入力には、アドレス
レジスタ１１のブロックアドレスＢＡ１が入力される。

４個の比較回路１３〜１６のいずれか一つが一致信号を
出力したとき、この一致の検出された比較回路のアドレ
スがエンコーダ２３からＡ２として出力される。

同時にエンコーダ２３は必要なブロックが高速メモリ部
２にあることを示す存在信号ｆ１を出力する。

これは、アクセスが要求されたワードを含むブロックが
、高速メモリ部のＡ２で示されるアドレスに存在するこ
とを示し、従って、ユニットアドレスで示されるユニッ
トの高速メモリ部２に対して、ブロックアドレスＡ２．
ワードアドレスＷＡ１をアドレスとして与えて書込み信
号Ｗ１、あるいは読出し信号Ｒ１を印加することにより
アクセスが行なわれる。

なお、アクセスすべきユニットは、ユニットアドレスＵ
Ａ１を入力するデコーダ２１の出力であるチップセレク
ト信号Ｃ８ＡＱ〜Ｃ３Ａ７により選択される。

比較回路１３〜１６が一致信号を出力しない場合、即ち
、必要な情報が高速メモリ部２に存在しない場合には、
存在信号ｆ１として“１０“が出力され、これにより次
のリプレース動作が起動される。

この場合には、高速メモリ部２のあるブロックを選択し
、このブロックに取り込まれていた情報をもとの大容量
メモリ部１に戻したのち、新に必要なブロックを大容量
メモリ部１から高速メモリ部２に取り込む動作、すなわ
ち、リプレースが必要となる。

すなわち、指定されたメモリアドレスで指定されるユニ
ットの高速メモリ部２の４つのブロックのどれかを選択
し、リプレースを行なうコンパートメントを決定し、選
択された高速メモリ部２のブロックを大容量メモリ部１
に戻したのち、要求されたブロックを高速メモリ部２の
このブロックに取り込み第２図ａに示す管理テーブルの
対応する部分を更新する。

これらの処理は次のように行なわれる。

この場合には、２ビツトのカウンタ２８（第２図ａ）が
用意され、このカウンタ２８の値がリプレースヲ行ナウ
べきコンパートメントアドレスＣ２として使用され、か
つ第２図すの全てのメモリチップに印加されるものとす
る。

前記存在信号ｆ１が°“□ Ｉ＋の場合には、まず、カ
ウンタ２８の出力がデコーダ２９によりデコードさへこ
れにより選択された管理テーブルメモＩＪ Ｔ Ｏ〜Ｔ
３の出力ｇ。

−ｇ、のうちの−個が切換回路３０により選択され、出
力Ｃ２として各メモリチップに印加される。

この時点で、制御回路２７からリストア信号（第１図の
Ｒ）を印加することによりアドレスレジスタ１１のユニ
ットアドレスで指定されるユニットの前記コンパートメ
ントアドレスＣ２で指定される高速メモリ部２のブロッ
クが出力Ｃ３で指定される大容量メモリ部１に戻される
。

次に、アドレスレジスタ１１のユニットアドレスＵＡｌ
およびブロックアドレスＢＡ１の値が各各切換回路３１
および３２を介して書込みアドレスおよび書込みデータ
として管理テーブルメモリＴＯ〜Ｔ３に印加され、デコ
ーダ２９の出力ＷＯ〜Ｗ３で指定された管理テーブルメ
モリに書込み信号が印加され、これによりその管理テー
ブルが更新される。

また、切換回路３０の出力Ｃ３には。切換回路３２の出
力、即ち、第１のアドレスレジスタ１１のブロックアド
レス部ＢＡＩの値と等しい値が出力される。

この時点で各メモリチップにフェッチ信号Ｆを制御回路
２７から印加することにより第１のアドレスレジスタ１
１のユニットアドレス部ＵＡＩで指定されたユニットの
コンパートメントアドレスＣ２で指定された高速メモリ
部２のブロックにブロックアドレスＣ３で指定された大
容量メモリ部１のブロックの内容が転送され、次にカウ
ンタ２８の値が１つだけ増加されることにより高速メモ
リ部２の書換えおよび管理テーブルの更新のためのリプ
レース動作が完了する。

メモリシステムへのアクセスはこの後で行なわれる。

第２のアドレスＢによるアクセス要求があったときも同
様に、第２のアドレスレジスタ１２、比較回路１７〜２
０およびエンコーダ２５および２２を介して各メモリチ
ップに対するアドレスＢ１およびＢ２によりメモリシス
テムに対するアクセスを第１のアドレスによるアクセス
動作とは独立してかつ同時に行なうことができる。

ただし、第１および第２のアドレスＡおよびＢによるア
クセスにおいて、どちらかで、必要なブロックが高速メ
モリ部２に見出されない場合、即ち、非存在が発生した
場合には、ブロックのリプレースが完了するまで、メモ
リシステムへのアクセスは延期される。

また、一方のアドレスに対するアクセス途中で、他のア
ドレスで、非存在が発生した場合には、リプレース処理
は、一方のアクセスが終了する大でひきのばされるよう
に制御回路２Ｔにより制御される。

また、本実施例においては、第２図ａの管理部に第１お
よび第２のアドレスＡおよびＢの一致を検出する比較回
路２６が設けられており、同一のワードに対して同時に
、アクセス要求があった場合には、第２のアドレスに対
するアクセスは第１のアクセスが終了するまで待たされ
るよう制御される。

以上のように、本発明のマルチメモリアクセス方法およ
びアクセス用メモリチップの説明を行なったが、本発明
の要旨に背かない限り、実施例を変形することが可能な
ことは明白である。

例えば、本実施例におけるメモリチップにおける。

大容量メモリ部１および高速メモリ、２部のブロック数
、ブロックサイズあるいは独立にアクセス可能なアドレ
スの数等は実現に際してこれらと異なる値を選択するこ
とも可能である。

また、本実施例では、大容量メモリ部１と、高速メモリ
部２との間のブロック転送は、アドレス信号線Ｃ３およ
びＣ２に従って行なわれるが、これらのアトニス線を読
出しおよび書込み用のアドレス線と共用させることも可
能で、例えば、アドレス信号線Ａ２でアドレス信号線Ｃ
２のかわりにブロック転送を行なうべき高速メモリ部２
のブロックを指定するように構成することにより全体の
回路構成を簡単化できる。

また、読出しおよび書込み用のアドレス信号線Ａ１とア
ドレス信号線Ｃ３とを共用することによりメモリチップ
の端子数を減少させることもできる。

また、大容量メモリ部１として通常のＲＡＭを想定した
が、このかわりに、シフトレジスタを用いてもよい。

この場合には１本のシフトレジスタに対して複数ビット
のランダムアクセスメモリを接続し、このメモリがマル
チアクセス可能な構成とする必要がある。

例えば、第１図の実施例における大容量メモリ部１を１
２８個の長さ１２８ビツトのシフトレジスタでおきかえ
ることも可能で、この場合には、大容量メモリ部１のブ
ロックアドレス指定は不要でブロック転送すべき情報は
このシフトレジスタ上をシフトして、高速メモリ部２と
のブロック転送の可能な入出力段にまで移動すればよい
。

また、本発明の詳細な説明において制御回路２７の具体
的な構成等は、従来からよく知られている技術により実
現できるので、説明の簡単化のために省略しかある。

また、第２図ａで示したメモリシステムの管理部の構成
は、チップの構成に応じであるいはメモリシステムの容
量、例えば、ブロックサイズおよびユニット数等に応じ
て変わるもので、例えば、ユニット数が増大した場合に
は、これに応じて管理テーブルメモリＴＯ〜Ｔ３のワー
ド数を増加すればよい。

また、リプレースを行なうべき高速メモリ部２のブロッ
クは単一のカウンタ２８により管理されていたが、各ブ
ロックの使用状況を反映する他の方式を採用してもよい
。

【図面の簡単な説明】

第１図は本発明の一実施例のマルチアクセス用メモリチ
ップの構成を示す図および第２図ａおよびｂは第１図の
マルチアクセス用メモリチップを用いたマルチアクセス
メモリシステムの構成を示す図である。 第１図および第２図ａおよびｂにおいて、参照数字１は
、大容量メモリ部、参照数字２は高速メモリ部、参照数
字１１および１２はアドレスレジスタ、参照数字１３〜
２０は比較回路、参照数字２１．２２，２４および２９
はデコーダ、参照数字２３および２５はエンコーダ、参
照数字２Ｔは制御回路、参照数字２８はカウンタ、参照
数字２６は一致検出回路、参照数字３０，３１および３
２は切換回路、参照記号ＴＯ〜Ｔ３は管理テーブルメモ
リ、参照記号ＭＣ０・０〜ＭＣ７・１５はメモリチップ
、参照記号ＷＤＲ１およびＷＤＲ２は書込みデータレジ
スタ、および参照記号ＲＤＲＩおよびＲＤＲ２は読出し
データレジスタをそれぞれ示す。

Claims (1)

1. 【特許請求の範囲】 １ 大容量の低速メモリと小容量の高速ランダムアクセ
   スメモリとを同一チップ上にもち、かつ前記大容量の低
   速メモリと前記小容量の高速ランダムアクセスメモリと
   の間ではブロックを単位としてデータの転送を行ない前
   記小容量のランダムアクセスメモリに対しては同時に２
   つ以上のアドレスに対して独立に書込みおよび読出し動
   作の可能な構成とした各々がマルチアクセス可能な複数
   個のメモリチップから構成される一個以上のメモリユニ
   ットの各ユニットの小容量の高速ランダムアクセスメモ
   リに現在格納されているブロックのブロックアドレスを
   保持し、メモリシステムに与えられた二つ以上のアドレ
   スに対するアクセスに際して各アクセス毎にアクセスが
   要求されたアドレスで指定されたデータを含むブロック
   が前記メモリチップの高速ランダムアクセスメモリに存
   在するかどうかを独立に検出し、前記ブロックが前記高
   速ランダムアクセスメモリに存在する場合には対応する
   前記高速ランダムアクセスメモリのブロックアドレスを
   出力し、これにより前記高速ランダムアクセスメモリに
   対してアクセスを指令し、前記ブロックが前記高速ラン
   ダムアクセスメモリに存在しない場合には前記高速ラン
   ダムアクセスメモリから追出すブロックを決定し、この
   ブロックを前記メモリチップの大容量の低速メモリに戻
   したのち新たに必要なブロックを前記大容量の低速メモ
   リから前記高速ランダムアクセスメモリに取り込む処理
   を行なうことにより同時に２つ以上のアドレスに対して
   アクセスすることを可能にしたことを特徴とするマルチ
   アクセスメモリ方法。 ２ 大容量の低速メモリと小容量の高速ランダムアクセ
   スメモリとを同一チップ上にもちかつ前記大容量の低速
   メモリと前記小容量の高速ランダムアクセスメモリとの
   間ではブロックを単位としてデータの転送を行ない前記
   高速ランダムアクセスメモリに対しては同時に２つ以上
   のアドレスに対して独立に書込みおよび読出し動作の可
   能な構成としたことを特徴とするマルチアクセス用メモ
   リチップ。