JPS6132290A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は計算機装置中で使用する高集積化半導体メモリ
装置に関するもので、特に高速で大容量のメモリ装置を
従来の製造技術を使って実現するものである。

（従来例の構成とその問題点） 従来の高集積化半導体メモリ（以後たんに１メモリ」と
記す）は、一般に高速のアクセス速度を持つメモリビッ
ト数の少ないグループ例えば高速のスタティックランダ
ムアクセスメモリと、それよりも低速のアクセス速度を
持つメモリビット数の多いグループ、例えばダイナミッ
クランダムアクセスメモリの二種類にわかれる。一方、
実際の計算機システム中等でメモリを使用する場合高速
でかつ大容量のものが要求されている。しかし、高速ア
クセスのメモリを大容量化することも、大容量メモリヲ
高速化することも技術的には困難外ことであった。

（発明の目的） 本発明は上記従来例の不満足な点を解消すること、即ち
高速アクセスでしかも大容量のメモリを実現することを
目的とするものである。

（発明の構成） 本発明のメモリ装置は、同一チップ上に、第１の特性を
もった第１のメモリ部分と、これとは異なる第２の特性
をもった第２のメモリ部分と、第１のメモリに割り当て
られた第１のアドレス空間を記憶する記憶回路部分と、
外部から印加されたアドレス信号が上記第１のアドレス
空間内のものか空間外のものかを判別する判別回路部分
、と該判別出力に従ってアドレスアクセスする相手かも
しくは入出力するデータの発生／到着源を上記第１のメ
モリ部分と第２のメモリ部分の間で選択する機能を持つ
選択回路部分とを持ち、チップ外への信号通路として一
種類のアドレス入力バスと一種類のデータ入出力バスと
を持ち、さらに上記アドレス空間記憶回路の記憶内容を
書き換える手段を持つことを特徴とする。

（実施例の説明） 本発明は基本的に高速アクセスで容量の小さい第１のメ
モリ部分と、低速アクセスで容量の大きい第２のメモリ
部分とを同一チップ上に階層的に組み合せたものである
。第１図に第１の構成例のブロック図を示す。同図中１
は高速小容量の第１のメモリ部分、２は低速大容量の第
２のメモリ部分、３は第１のメモリ部分１のアドレス空
間を記憶する第１アドレス空間記憶回路、８は回路３の
出力線、７は入力アドレス線、４は入力アドレス線７の
アドレス信号と出力線８の出力信号とを比較し、アドレ
ス信号線７上のアドレス信号が出力信号線８の信号で規
定されたアドレス空間内にあるかどうかを判別し、判別
結果出力線１０に出力する判別回路、５は判別結果出力
線１０の状態に従って、アドレス空間内の場合６と６１
の端子間が接続され、アドレス空間外の場合６と６２と
が接続されるごとき選択回路、６１．６２は各々メモリ
部分１．２の入出力データ線および書き込み制御線で選
択回路５に接続され、６はチップとしての入出力データ
線および書き込み制御線で選択回路５と接続されている
。アドレス線７は上記のとうり判別回路４に接続されて
いる以外にこの場合メモリ部分１および２にも接続され
両方ともアクセスが行なわれる。第２図はメモリ部分１
と２の選択の方法を変えた別の構成例のブロック図であ
る。第２図の例ではデータ線６１．６２と６との接続を
判別結果出力線１０上の判別結果信号によって切シ換え
ていたが、ここでは通常のメモリ回路にあるチップセレ
ク）（Ｃ８）機能を使って入力アドレスが、第１のアド
レス空間内にある場合箱１めメモリ部分１が選択状態、
第２のメモリ部分２が非選択状態となり、アドレス空間
外の場合その反対に々るようにしである。但し、この場
合アドレス信号線７はアドレス信号だけでなく書き込み
制御線も含んでいる。

第３図は更に第１のアドレス空間を変更しようとした場
合でもこれを効率よく内部的に処理することができるよ
うな手段を設けたもので、第２図の構成に比べて第１ア
ドレス空間記憶回路の書き込み制御入力線１３と、メモ
リ部分１．２の読み書きを制御する信号線１２’、１２
“が新たに追加されておシ、かつ判別回路４は、アドレ
ス空間変更の際はまず占いアドレス空間に対応するアド
レス信号を順次発生して信号線７′に出方し信号線１２
′によシメモリ部分１を読み出し状態にし、信号線１２
”によシメモリ部分２を書き込み状態とする。

次に新しいアドレス空間に対応するアドレス信号を順次
発生して信号線７′に出力し信号線１２′によりメモリ
部分１を書き込み状態にし、信号線１２″によりメモリ
部分２を読み出し状態にするごときカウンタ機能もそな
えた回路である。但し、書き換え動作をしないときは線
７と７′とは直結されている。

本発明の各実施例のメモリ装置の動作を説明する。第１
図を例にとり、高速小容量の第１のメモリ部分１のメモ
リ容量を例えば１６にビット、低速大容量の第２のメモ
リ部分２のメモリ容量を例えば４Ｍビットとする。１６
にビットのメモリ容量はアドレス１４ビツトで表現でき
、一方４Ｍビットのメモリ容量はアドレス２２ビツトで
表現できる。この２２ビツトを下位１４ビツトと上位８
ビツトに分け、上位８ビツトに対応する部分をアドレス
空間記憶回路３に記憶しておく。アドレス信号（２２ビ
ツト）が入力されると第１メモリ部分１にはその下位１
４ビツトが伝搬され、第２メモリ部分２には２２ビット
全部が伝搬される。そして何れのメモリ部分でも読み出
しアクセスが始まる。これと同時に第４図に示したよう
にアドレス信号の上位８ビツト（第４図くべ）と第１ア
ドレス空間記憶回路３の内容８ビツト（第４図（Ｂ））
とが比較されて、一致していれば（つま９第１アドレス
空間内にあるとき）出力線１０に「１」が出力される。

選択回路５は信号線１０が「１」のとき線６と６１を接
続、線１０が「０」のとき線６と６２とを接続するよう
に構成しておけば、この場合第１メモリ部分１とチップ
外部とのデータ線が接続される。他方アドレス信号の上
位８ビツトと第１アドレス空間記憶回路３の内容が不一
致の場合、つまシ第１アドレス空間外のときまったく逆
に線１０に「０」が出力され、第２メモリ部分２と外部
データ線が接続される。よって何れの場合でもアドレス
に対応する正しいデータが読み出される。書き込みの場
合、アドレス信号より少し遅れて書き込み制御信号が線
６からデータと同様に入力され、選択回路５を経由して
対応する側のメモリ部分に印加され書き込み動作が行な
われる。

第２図の場合もほとんど同様であるが、第１゜第２メモ
リ部分１．２の選択は、通常のメモリにおけるチップセ
レクトと同様の機能を利用して行々う。即ち、第１アド
レス空間内のアドレス入力があった場合第１メモリ部分
１がチップセレクトされ、反対の場合は第２メモリ部分
２がチップセレクトされる。

第１図、第２図の回路構成の場合、第１アドレス空間を
変更するには、まず第１メモリ部分ｌの内容を全部読み
出し、一旦別の記憶媒体に蓄えておいて次にアドレス空
間記憶回路３の記憶内容を新しい内容に変更し上記の別
の記憶媒体に蓄えたデータを同一のアドレス（即ち古い
アドレス空間）に書き込む。

再び第１アドレス空間記憶回路３の内容を古いものにも
どして、新しいアドレス空間に対応するデータを第２メ
モリ部分２から読みだし一旦上記同様の別の記憶媒体に
蓄えてから、再度第１アドレス空間記憶回路３の内容を
新しいものに変換して第１メモリ部分に別記憶媒体から
書き込むことをしなければならない。この操作はかなシ
手間がかが如しかも別の記憶媒体も必要なため好ましく
ない。第３図はこの操作もメモリ装置内部で自動的にす
るための構成を示している。ここで４は第１図、第２図
の判別機能以外にカウンターを含み、アドレス空間記憶
内容を変更の場合、制御信号１３が１１」になり、これ
により第１アドレス空間記憶回路３の内容が新しくなる
と同時に、まず古いアドレス空間に対応するアドレスが
アドレス線７とは独立に信号線７′からメモリ部分１，
２へ送出される。メモリ部分１，２はともにチップセレ
クトされておりかつメモリ部分１は制御線１２′によっ
て読み出し状態に、メモリ部分２は制御線１２“によっ
て書き込み状態に設定されている。信号線７′上のアド
レス信号は判別回路４の内部カウンタによって古い第１
アドレス空間全領域をアクセスされるように送出される
。次に第１アドレス空間記憶回路３から８を経由して新
しい第１アドレス空間の内容が判別回路４へ転送され、
再び判別回路４でカウンタが動作し新しいアドレス空間
のアドレスが７′より順次転送される。但し、この場合
、メモリ部分１が書き込み状態、第２のメモリ部分２が
読み出し状態となる。このようにして、第３図の（１′
）で示した古いアドレス空間領域から（１″）で示した
新しいアドレス空間領域への変換が自動的に行なえる。

なお、判別回路として第４図に示したように上位８ビツ
トだけを比較して第１アドレス空間内にあるかどうかを
判別する方式（ページ方式）を説明したが、更に自由度
を増すために第１アドレス空間の上限と下限を記憶させ
ておき入力アドレス信号がこの範囲内にあるかどうかを
判別する方式（セグメント方式）も可能である。第５図
はこれを実現するための回路構成例である。同図中２１
はアドレス入力信号（Ａ）、２２は第１アドレス空間の
上限（Ｕ）を記憶している記憶回路、２３は同じく下限
（Ｌ）を記憶している記憶回路２４は引き算回路で（Ｕ
−Ａ）と（Ａ−Ｌ）の各々を計算し、結果が正又はＯで
あれば各々「１」を出力する。２５はＡＮＤ回路で２人
力が「１」のときのみ「１」を出力する。つまりＬ≦Ａ
≦Ｕが成り立ったときのみ［１］を出力する。

（発明の効果） 本発明の構成および実施例の説明から明らかなように、
第１アドレス空間内にあるデータをアクセスする場合本
メモリ装置のアクセス時間は第１メ゛モリ部分のアクセ
ス時間で実行できそれ以外のアドレス空間にアクセスす
る場合は第２メモリ部分のアクセス時間で実行できる。

通常、大容量のメモＩＪ　ｋ使うシステムでは、一度に
全体をランダムに使用することは少なく、むしろある連
続したアドレスの近傍を使用する場合がはるかに多い。

従って本発明で第１のメモリ部分として高速のメモリ例
えば高速スタティックメモリ、第２のメモリ部分にや＼
低速の大容量のダイナミックメモリを当てれば、メモリ
装置周辺のシステム側から見ると実質的に極めて高速ア
クセスでかつ大容量のメモリが実現されているようにな
る。しかも、ダイナミックメモリはアクセスが若干遅い
以外に定期的にリフレッシュが必要でリフレッシュ期間
中はアクセスが不能になるが、本発明で上記のように第
１メモリ部分がスタティック、第２メモリ部分がダイナ
ミックにしておけば、はとんどの場合リフレッシュ動作
中でも第１のメモリ部分にアクセスが行なわれ、メモリ
装置全体がスタティックメモリと見なせるようになり、
極めて使い易いものになる。このよう々場合は更に自動
的にダイナミックメモリ部にリフレッシュがかかるよう
な回路を更に設けることも有効である。

また本発明のメモリ装置、特に第３図の例等では内部動
作中に種々の状態があり、外部から現在どの状態でメモ
リ装置が動作しているのか、例えば、 ■第１メモリ部分をアクセス中 ■第２メモリ部分 ■第１メモリ部分の内容を第２メモリ部分へ書き込み中 ■第２メモリ部分の内容を第１メモリ部分へ書き込み中 ■第２メモリ部分をリフレッシュ中 ｒ１３） というように状態の情報をチップ外部に出力する方が使
用するのにより便利なため、第３図の制御信号線１０　
、１２’　、　１２″や、リフレッシュ制御線等はチッ
プ外部からその電位を観測できる構成が有利である。

【図面の簡単な説明】

第１図は本発明の第１の構成実施例のブロック説明図、 第２図は同じく本発明の第２の構成実施例のブロック説
明図、 第３図は本発明で、第１のメモリ部分と第２のメモリ部
分でデータのやりとりをして自動的に第１のアドレス空
間を変更できるようにした構成実施例のブロック説明図
、 第４図は第１アドレス空間内か以外の判別をする場合の
ベージ方式の判別例の説明図、第５図は同じく、セグメ
ント方式の判別例の説明図である。 １・・・高速小容量の第１のメモリ部分、２・・・低速
大容量の第２のメモリ部分、３・・・第１アドレス空間
記憶回路、４・・・判別回路、５・・・選択回路。 特許出願人　松下電器産業株式会社 第１図 第２図 第３図

Claims (3)

【特許請求の範囲】
1. （１）同一チップ上に、第１の特性をもった第１のメモ
   リ部分と、これとは異なる第２の特性をもった第２のメ
   モリ部分と、第１のメモリに割り当てられた第１のアド
   レス空間を記憶する記憶回路部分と、外部から印加され
   たアドレス信号が上記第１のアドレス空間内のものか空
   間外のものかを判別する判別回路部分と、その判別出力
   に従ってアドレスアクセスする相手かもしくは入出力す
   るデータの発生／到着源を上記第１のメモリ部分と第２
   のメモリ部分の間で選択する機能を持つ選択回路部分と
   を持ち、チップ外への信号通路として一種類のアドレス
   入力バスと一種類のデータ入出力バスとを持ち、上記ア
   ドレス空間記憶回路の記憶内容を書き換える手段を持つ
   ことを特徴とするメモリ装置。
2. （２）第１のメモリ部分としてスタティック型ランダム
   アクセスメモリを用い、同じく第２のメモリ部分として
   これよりもメモリビット数の多いダイナミック型ランダ
   ムアクセスメモリを用いることを特徴とする特許請求の
   範囲第（１）項記載のメモリ装置。
3. （３）アドレス空間記憶回路の記憶内容を書き換える時
   に、上記第１のメモリ部分の内容を第２のメモリ部分の
   古いアドレス空間に対応する領域に書き込み、かつ第２
   のメモリ部分の新しいアドレス空間に対応する領域の内
   容を第１のメモリ部分に書き込むための手段としてのカ
   ウンターを更に設けたことを特徴とする特許請求の範囲
   第（１）項記載のメモリ装置。