JPS5918745B2 - メモリ共有アクセス方式 - Google Patents
メモリ共有アクセス方式Info
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- JPS5918745B2 JPS5918745B2 JP1607178A JP1607178A JPS5918745B2 JP S5918745 B2 JPS5918745 B2 JP S5918745B2 JP 1607178 A JP1607178 A JP 1607178A JP 1607178 A JP1607178 A JP 1607178A JP S5918745 B2 JPS5918745 B2 JP S5918745B2
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- Japan
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- bits
- processing device
- memory
- address
- bus width
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Description
【発明の詳細な説明】
本発明は、７メモリ共有アクセス方式、特に互にバス幅
を異にする少なくとも２つの処理装置Ａと処理装置Ｂと
が共通に存在するメモリを共有する情報処理システムに
おいて、大きいバス幅の処理装置に対応して上記メモリ
上の記憶空間を区分して区分記憶空間をもうけると共に
、小さいバス幅の処理装置のバス幅に対応して上記区分
記憶空間内を細分し残余が生じた場合該残余に対して仮
想的にもうけられた仮想記憶空間を附加し、上記区分記
憶空間内に見掛け上残余が生じないよう上記小さいバス
幅の処理装置に対応して上記メモリ上の記憶空間を割当
てるようにし上記メモリを共有するようにしたメモリ共
有アクセス方式に関するものである。
を異にする少なくとも２つの処理装置Ａと処理装置Ｂと
が共通に存在するメモリを共有する情報処理システムに
おいて、大きいバス幅の処理装置に対応して上記メモリ
上の記憶空間を区分して区分記憶空間をもうけると共に
、小さいバス幅の処理装置のバス幅に対応して上記区分
記憶空間内を細分し残余が生じた場合該残余に対して仮
想的にもうけられた仮想記憶空間を附加し、上記区分記
憶空間内に見掛け上残余が生じないよう上記小さいバス
幅の処理装置に対応して上記メモリ上の記憶空間を割当
てるようにし上記メモリを共有するようにしたメモリ共
有アクセス方式に関するものである。
例えばマイクロプロセツサの如くデータ・バスのバス幅
か予め定まつている如き処理装置を情報処理システム内
に組入れる如き場合、他のマイクロプロセツサあるいは
既存の処理装置のバス幅と異なることが生ずる。
か予め定まつている如き処理装置を情報処理システム内
に組入れる如き場合、他のマイクロプロセツサあるいは
既存の処理装置のバス幅と異なることが生ずる。
このような場合、夫々の処理装置に対応した如く、メモ
リ上の記憶空間を区分してアドレスを附与することにな
るが、上記メモリ上の記憶空間を無駄なく使用すること
と繁雑な処理を行なうことなく上記メモリをアクセスし
ようとすることとは、一般に互に矛盾する要請となる。
本発明は上記の点を解決することを目的としており、本
発明のメモリ共有アクセス方式はｍビツトのバス幅を有
する処理装置Ａ（５ｎビツト（但し一般にｍ＝ｌ−ｎ＋
ｋ；ｌは１，２，・・・・・・の正整数、ｋは１，２，
・・・，（ｎ−１）の整数）のバス幅を有する処理装置
Ｂとを含み、上記処理装置Ａと処理装置Ｂとが互に独立
したアドレス空間をもち共通に存在するメモリを共有す
る情報処理システムにおいて、上記処理装置Ａは上記メ
モリ上のｍビツトに対応して１つのアドレスを対応させ
ることによつて上記メモリに対する読出し書込みを行な
い、上記処理装置Ｂは上記ｍビツトに対応してｎビツト
ずつに区分された１個のアドレスおよび残るｋビツトと
仮想的にもうけられた（ｎ−ｋ）ビツトとからなる１個
のアドレスを対応させることによつて上記メモリに対す
る読出し書効みを行なうようにしたことを特徴としてい
る。
リ上の記憶空間を区分してアドレスを附与することにな
るが、上記メモリ上の記憶空間を無駄なく使用すること
と繁雑な処理を行なうことなく上記メモリをアクセスし
ようとすることとは、一般に互に矛盾する要請となる。
本発明は上記の点を解決することを目的としており、本
発明のメモリ共有アクセス方式はｍビツトのバス幅を有
する処理装置Ａ（５ｎビツト（但し一般にｍ＝ｌ−ｎ＋
ｋ；ｌは１，２，・・・・・・の正整数、ｋは１，２，
・・・，（ｎ−１）の整数）のバス幅を有する処理装置
Ｂとを含み、上記処理装置Ａと処理装置Ｂとが互に独立
したアドレス空間をもち共通に存在するメモリを共有す
る情報処理システムにおいて、上記処理装置Ａは上記メ
モリ上のｍビツトに対応して１つのアドレスを対応させ
ることによつて上記メモリに対する読出し書込みを行な
い、上記処理装置Ｂは上記ｍビツトに対応してｎビツト
ずつに区分された１個のアドレスおよび残るｋビツトと
仮想的にもうけられた（ｎ−ｋ）ビツトとからなる１個
のアドレスを対応させることによつて上記メモリに対す
る読出し書効みを行なうようにしたことを特徴としてい
る。
また、他の本発明は、ｍビツトのバス幅を有する処理装
置Ａ（５ｎビツト（但し一般にｍ＝ｌ−ｎ＋ｋ；ｌは１
，２，・・・の正整数、ｋは１，２，・・・，（ｎ−１
）の整数）のバス幅を有する処理装置Ｂとを含み、上記
処理装置Ａと処理装置Ｂとが互に独立したアドレス空間
をもち共通に存在するメモリを共有する情報処理システ
ムにおいて、上記処理装置Ａは上記メモリ上のｍビツト
に対応して１つのアドレスを対応させることによつて上
記メモリに対する読出し書込みを行ない、上記処理装置
Ｂは上記ｍビツトに対応してｎビツトずつに区分された
１個のアドレスおよび残るｋビツトと仮想的にもうけら
れた（ｎ−ｋ）ビツトとからなる１個のアドレスよりな
る（ｌ＋１）個のアドレスと共に、更にｎビツトずつに
区分された｛２ｊ−（ｌ＋１）個｝（但しＪは１，２，
・・・の正整数）の仮想的にもうけられた仮想アドレス
を対応させることによつて、上記メモリに対する読出し
書込みを行なうようにしたことを特徴としている。
置Ａ（５ｎビツト（但し一般にｍ＝ｌ−ｎ＋ｋ；ｌは１
，２，・・・の正整数、ｋは１，２，・・・，（ｎ−１
）の整数）のバス幅を有する処理装置Ｂとを含み、上記
処理装置Ａと処理装置Ｂとが互に独立したアドレス空間
をもち共通に存在するメモリを共有する情報処理システ
ムにおいて、上記処理装置Ａは上記メモリ上のｍビツト
に対応して１つのアドレスを対応させることによつて上
記メモリに対する読出し書込みを行ない、上記処理装置
Ｂは上記ｍビツトに対応してｎビツトずつに区分された
１個のアドレスおよび残るｋビツトと仮想的にもうけら
れた（ｎ−ｋ）ビツトとからなる１個のアドレスよりな
る（ｌ＋１）個のアドレスと共に、更にｎビツトずつに
区分された｛２ｊ−（ｌ＋１）個｝（但しＪは１，２，
・・・の正整数）の仮想的にもうけられた仮想アドレス
を対応させることによつて、上記メモリに対する読出し
書込みを行なうようにしたことを特徴としている。
さらに他の本発明は、ｍビツトのバス幅を有する処理装
置Ａとｎビツト（但し一般にｍ二ｌ−ｎ＋ｋ；ｌは１，
２，・・・の正整数、ｋは１，２，・・・（ｎ−１）の
整数）のバス幅を有する処理装置Ｂとを含み、上記処理
装置Ａと処理装置Ｂとが互に独立したアドレス空間をも
ち共通に存在するメモリを共有する情報処理システムに
おいて、上記処理装置Ａは上記メモリ上のｍビツトに対
応して１つのアドレスを対応させることによつて上記メ
モリに対する読出し書込みを行ない、上記処理装置Ｂは
上記ｍビツトに対応してｎビツトずつに区分された１個
のアドレスおよび残るｋビツトと仮想的にもうけられた
（ｎ−ｋ）ビツトとからなる１個のアドレスを対応させ
ることによつて上記メモリに対する読出し書込みを行な
い、かつ上記メモリは上記仮想的にもうけられた（ｎ−
ｋ）ビツトからなる記憶空間に対応した実空間をもつよ
う構成され、上記処理装置Ｂが上記処理装置Ａと共有す
ることなく上記実空間を記憶領域として利用することを
特徴としている。
置Ａとｎビツト（但し一般にｍ二ｌ−ｎ＋ｋ；ｌは１，
２，・・・の正整数、ｋは１，２，・・・（ｎ−１）の
整数）のバス幅を有する処理装置Ｂとを含み、上記処理
装置Ａと処理装置Ｂとが互に独立したアドレス空間をも
ち共通に存在するメモリを共有する情報処理システムに
おいて、上記処理装置Ａは上記メモリ上のｍビツトに対
応して１つのアドレスを対応させることによつて上記メ
モリに対する読出し書込みを行ない、上記処理装置Ｂは
上記ｍビツトに対応してｎビツトずつに区分された１個
のアドレスおよび残るｋビツトと仮想的にもうけられた
（ｎ−ｋ）ビツトとからなる１個のアドレスを対応させ
ることによつて上記メモリに対する読出し書込みを行な
い、かつ上記メモリは上記仮想的にもうけられた（ｎ−
ｋ）ビツトからなる記憶空間に対応した実空間をもつよ
う構成され、上記処理装置Ｂが上記処理装置Ａと共有す
ることなく上記実空間を記憶領域として利用することを
特徴としている。
もう１つの本発明は、ｍビツトのバス幅を有する処理装
置Ａとｎビツト（但し一般にｍ二２・ｎ＋ｋ；ｌは１，
２，・・・の正整数、ｋは１，２，・・・（ｎ−１）の
整数）のバス幅を有する処理装置Ｂとを含み、上記処理
装置Ａと処理装置Ｂとが互に独立したアドレス空間をも
ち共通に存在するメモリを共有する情報処理システムに
おいて、上記処理装置Ａは上記メモリ上のｍビツトに対
応して１つのアドレスを対応させることによつて上記メ
モリに対する読出し書込みを行ない、上記処理装置Ｂは
上記ｍビツトに対応してｎビツトずつに区分された１個
のアドレスおよび残るｋビツトと仮想的にもうけられた
（ｎ−ｋ）ビツトとからなる１個のアドレスよりなる（
２＋１）個のアドレスと共に、更にｎビツトずつに区分
された｛２ｊ−（ｌ＋１）個｝（但しｊは１，２，・・
・の正整数）の仮想的にもうけられた仮想アドレスを対
応させることによつて、上記メモリに対する読出し書込
みを行ない、かつ少なくとも上記メモリは上記仮想的に
もうけられた（２ｊ−（ｌ＋１）｝個の仮想アドレス空
間に対応した実空間をもつよう構成され、上記処理装置
Ｂが上記処理装置Ａと共有することなく上記実空間を記
憶領域として利用することを特徴としている。
置Ａとｎビツト（但し一般にｍ二２・ｎ＋ｋ；ｌは１，
２，・・・の正整数、ｋは１，２，・・・（ｎ−１）の
整数）のバス幅を有する処理装置Ｂとを含み、上記処理
装置Ａと処理装置Ｂとが互に独立したアドレス空間をも
ち共通に存在するメモリを共有する情報処理システムに
おいて、上記処理装置Ａは上記メモリ上のｍビツトに対
応して１つのアドレスを対応させることによつて上記メ
モリに対する読出し書込みを行ない、上記処理装置Ｂは
上記ｍビツトに対応してｎビツトずつに区分された１個
のアドレスおよび残るｋビツトと仮想的にもうけられた
（ｎ−ｋ）ビツトとからなる１個のアドレスよりなる（
２＋１）個のアドレスと共に、更にｎビツトずつに区分
された｛２ｊ−（ｌ＋１）個｝（但しｊは１，２，・・
・の正整数）の仮想的にもうけられた仮想アドレスを対
応させることによつて、上記メモリに対する読出し書込
みを行ない、かつ少なくとも上記メモリは上記仮想的に
もうけられた（２ｊ−（ｌ＋１）｝個の仮想アドレス空
間に対応した実空間をもつよう構成され、上記処理装置
Ｂが上記処理装置Ａと共有することなく上記実空間を記
憶領域として利用することを特徴としている。
以下図面を参照しつつ、上記各本発明を実施例に従つて
まとめて説明する。第１図Ａはメモリを３２ビツトを１
語とするよう区分した状態を示し、第１図Ｂは本発明に
より同じメモリを１４ビツトを１語とするよう区分した
一実施例状態を示す。
まとめて説明する。第１図Ａはメモリを３２ビツトを１
語とするよう区分した状態を示し、第１図Ｂは本発明に
より同じメモリを１４ビツトを１語とするよう区分した
一実施例状態を示す。
第２図および第３図は夫夫上記メモリを１４ビツトを１
語および６ビツトを１語とするよう区分した他の一実施
例状態を示す。第４図は第１図Ａに示す如く区分した状
態と第１図Ｂに示す如く区分した状態とに対応して本発
明によるメモリ共有アクセス方式の概念を説明する説明
図、第５図は第４図および後述の真理値表に対応した形
で表わした本発明の一実施例構成を示す。第１図におい
て、１はメモリ、２−０，２−１，・・・・・・２−Ｋ
は夫々３２ビツトを１語とする区分記憶領域であつて３
２ビツトのバス幅をもつ処理装置Ａがアクセスする場合
のアドレス領域に対応するもの、３−０，３−１，・・
・・・・３−（４Ｋ＋３）は夫々１４ビツトを１語とす
る区分記憶領域であつて１４ビツトのバス幅をもつ処理
装置Ｂがアクセスする場合のアドレス領域に対応するも
の、４は仮想的にもうけられた仮想ビツト領域、５は仮
想的にもうけられた仮想アドレス領域を表わしている。
語および６ビツトを１語とするよう区分した他の一実施
例状態を示す。第４図は第１図Ａに示す如く区分した状
態と第１図Ｂに示す如く区分した状態とに対応して本発
明によるメモリ共有アクセス方式の概念を説明する説明
図、第５図は第４図および後述の真理値表に対応した形
で表わした本発明の一実施例構成を示す。第１図におい
て、１はメモリ、２−０，２−１，・・・・・・２−Ｋ
は夫々３２ビツトを１語とする区分記憶領域であつて３
２ビツトのバス幅をもつ処理装置Ａがアクセスする場合
のアドレス領域に対応するもの、３−０，３−１，・・
・・・・３−（４Ｋ＋３）は夫々１４ビツトを１語とす
る区分記憶領域であつて１４ビツトのバス幅をもつ処理
装置Ｂがアクセスする場合のアドレス領域に対応するも
の、４は仮想的にもうけられた仮想ビツト領域、５は仮
想的にもうけられた仮想アドレス領域を表わしている。
今、処理装置Ａがｍ二３２ビツトのバス幅をもつている
ものとするとき、メモリ１の記憶領域は第１図Ａ図示の
如く３２ビツトを１語とする領域即ち３２ビツトに対し
て１アドレスを附与した区分記憶領域２−０，２−１，
・・・・・・，２−Ｋに区分される。
ものとするとき、メモリ１の記憶領域は第１図Ａ図示の
如く３２ビツトを１語とする領域即ち３２ビツトに対し
て１アドレスを附与した区分記憶領域２−０，２−１，
・・・・・・，２−Ｋに区分される。
一方、処理装置Ｂがｎ＝１４ビツトのバス幅をもつてい
るものとすると、メモリ１の記憶領域は第１図Ｂ図示の
如く１４ビツトを１語とする領域即ち１４ビツトに対し
て１アドレスを附与した区分記憶領域３−０，３−１，
・・・・・・に区分される。この場合、一般に ｍ＝２・ｎ＋ｋ （但し、ｌは１，２，・・・・・・の正整数、ｋは０，
１，・・・・・・（ｎ−１）の整数）なる関係がある。
るものとすると、メモリ１の記憶領域は第１図Ｂ図示の
如く１４ビツトを１語とする領域即ち１４ビツトに対し
て１アドレスを附与した区分記憶領域３−０，３−１，
・・・・・・に区分される。この場合、一般に ｍ＝２・ｎ＋ｋ （但し、ｌは１，２，・・・・・・の正整数、ｋは０，
１，・・・・・・（ｎ−１）の整数）なる関係がある。
ここでｋ＝０でない場合には、このｋビツトの残余のた
め、以下に説明するように、処理装置Ａによる相対アド
レスと、処理装置Ｂによる相対アドレスとの関係が、極
めて複雑になる。すなわち、上記設定例の場合、ｍ＝３
２、ｎ二１４であり３２＝２×１４＋４ なる関係がある。
め、以下に説明するように、処理装置Ａによる相対アド
レスと、処理装置Ｂによる相対アドレスとの関係が、極
めて複雑になる。すなわち、上記設定例の場合、ｍ＝３
２、ｎ二１４であり３２＝２×１４＋４ なる関係がある。
このために、メモリ１上の記憶領域を上記処理装置Ａに
対しても上記処理装置Ｂに対しても無駄なく使用しよう
とすると、上記端数ｋのために、処理装置Ａによる相対
アドレスと処理装置Ｂによる相対アドレスとの間に比較
的簡単な関係が成立しなくなる。即ち、処理装置Ａがア
クセスする場合と処理装置Ｂがアクセスする場合とのい
ずれか一方で複雑なアクセス処理を必要とすることにな
る。また上記複雑なアクセス処理を必要としないように
しようとすると、メモリ１上の記憶領域土で無駄が生ず
ることになる。このため、第１図図示の場合、バス幅の
大きい処理装置Ａに対応してメモリ１上の記憶領域を例
えば３２ビツトずつに区分した区分記憶領域２一０，２
−１，・・・・・・をつくり、各区分記憶領域２−０，
２−１，・・・・・・に対応して処理装置Ａに関して相
対アドレスを附与し、一方処理装置Ｂに対応して上記記
憶領域２−０・・・・・・・・・を夫々１４ビツトずつ
の区分記憶領域３−０，３−１に細分すると共に、上記
設定例の如くｋ＝４の場合に（１４−４）ビツト分の仮
想ビツト領域４をもうけて上記各区分記憶領域２−０，
２−１，・・・・・・が見掛け上１４ビツトの区分記憶
領域３−０，３−１，３−２，・・・・・・で残余なく
分割できるようにする。第１図図示の場合、上記の外に
更に１４ビツトの仮想アドレス領域５をもうけて、各区
分記憶領域２−０，２−１，・・・・・・を区分記憶領
域３−０，３−１，・・・・・・で分割したとき、各区
分記憶領域２−０，２−１，・・・・・・に対して２の
べき数個の区分記憶領域３−０，３−１，３−２，３−
３が出来るように配慮している。なお、上記において仮
想ビツト領域４および仮想アドレス領域５は現実にはメ
モリ１上の実記憶領域として存在しないものであり、処
理装置Ｂに対する相対アドレスを考慮するときにのみ見
掛け上存在するものと考えてよい。
対しても上記処理装置Ｂに対しても無駄なく使用しよう
とすると、上記端数ｋのために、処理装置Ａによる相対
アドレスと処理装置Ｂによる相対アドレスとの間に比較
的簡単な関係が成立しなくなる。即ち、処理装置Ａがア
クセスする場合と処理装置Ｂがアクセスする場合とのい
ずれか一方で複雑なアクセス処理を必要とすることにな
る。また上記複雑なアクセス処理を必要としないように
しようとすると、メモリ１上の記憶領域土で無駄が生ず
ることになる。このため、第１図図示の場合、バス幅の
大きい処理装置Ａに対応してメモリ１上の記憶領域を例
えば３２ビツトずつに区分した区分記憶領域２一０，２
−１，・・・・・・をつくり、各区分記憶領域２−０，
２−１，・・・・・・に対応して処理装置Ａに関して相
対アドレスを附与し、一方処理装置Ｂに対応して上記記
憶領域２−０・・・・・・・・・を夫々１４ビツトずつ
の区分記憶領域３−０，３−１に細分すると共に、上記
設定例の如くｋ＝４の場合に（１４−４）ビツト分の仮
想ビツト領域４をもうけて上記各区分記憶領域２−０，
２−１，・・・・・・が見掛け上１４ビツトの区分記憶
領域３−０，３−１，３−２，・・・・・・で残余なく
分割できるようにする。第１図図示の場合、上記の外に
更に１４ビツトの仮想アドレス領域５をもうけて、各区
分記憶領域２−０，２−１，・・・・・・を区分記憶領
域３−０，３−１，・・・・・・で分割したとき、各区
分記憶領域２−０，２−１，・・・・・・に対して２の
べき数個の区分記憶領域３−０，３−１，３−２，３−
３が出来るように配慮している。なお、上記において仮
想ビツト領域４および仮想アドレス領域５は現実にはメ
モリ１上の実記憶領域として存在しないものであり、処
理装置Ｂに対する相対アドレスを考慮するときにのみ見
掛け上存在するものと考えてよい。
第１図Ａと第１図Ｂとに示した如く、処理装置Ａと処理
装置Ｂとにアドレスを割振ることによつて、例えば処理
装置Ａが相対アドレス「１」をもつてメモリ１をアクセ
スした場合に図示の区分記憶領域２−１全体をアクセス
することができ、また処理装置Ｂが相対アドレス［５」
をもつてメモリ１をアクモスした場合に相対アドレス「
５」の ４下位２ビツトを除いて図示の区分記憶領域３
−３ないし３−７の群を指示しかつ上記下位２ビツトに
よつて当該群内の１つの区分記憶領域３−５を選択する
ことが可能となる。
装置Ｂとにアドレスを割振ることによつて、例えば処理
装置Ａが相対アドレス「１」をもつてメモリ１をアクセ
スした場合に図示の区分記憶領域２−１全体をアクセス
することができ、また処理装置Ｂが相対アドレス［５」
をもつてメモリ１をアクモスした場合に相対アドレス「
５」の ４下位２ビツトを除いて図示の区分記憶領域３
−３ないし３−７の群を指示しかつ上記下位２ビツトに
よつて当該群内の１つの区分記憶領域３−５を選択する
ことが可能となる。
そしてメモリ１上の記憶領域は無駄なく利用することが
可能となる。以下、第４図、第５図および後述の真理値
表を参照して、第１図図示の如くアドレスを割振つた場
合のメモリ共有アクセス方式について説明するが、本発
明は第１図Ａ，Ｂの如くアドレスを割振ることに限られ
るものではなく、３２ビツトを１語とするメモリ１に対
して（第１図Ａ図示）、１４ビツトを１語として同じメ
モリ１に対して第２図図示の如くアドレスを割振ること
もできる。なお第２図図示の符号１，３−０，３−１，
・・・・・・４は第１図Ｂに対応している。この場合、
処理装置Ｂがメモリ１をアタセスする相対アドレスを［
３」の倍数で区分して１群の区分記憶領域３−１，３−
（１＋１），３−（１＋２）を決定するようにすればよ
い。また同様に３２ビツトを１語とするメモリ１に対し
て（第１図Ａ図示）、６ビツトを１語として同じメモリ
１に対して第３図図示の如くアドレスを割振ることもで
きる。この場合、処理装置Ｃがメモリ１をアタセスする
相対アドレスを「６」の倍数で区分して１群の区分記憶
領域３−１，３−（１＋１），３−（１＋２），・・・
・・・，３一（１＋５）を決定するようにすればよい。
第１図Ａ，Ｂに示した如く、アドレスを割振つた場合の
本発明によるメモリ共有アクセス方式の概念を説明して
いる。メモリ１は、第１図Ｂ図示の区分記憶領域３−０
，３−１，・・・・・・に対応して、１４ビツト幅のメ
モリ・チツプＣＳＯと１４ビツト幅のメモリ・チツプＣ
Ｓｌと４ビツト幅のメモリ・チツプＣＳ２一１とによつ
て構成される。
可能となる。以下、第４図、第５図および後述の真理値
表を参照して、第１図図示の如くアドレスを割振つた場
合のメモリ共有アクセス方式について説明するが、本発
明は第１図Ａ，Ｂの如くアドレスを割振ることに限られ
るものではなく、３２ビツトを１語とするメモリ１に対
して（第１図Ａ図示）、１４ビツトを１語として同じメ
モリ１に対して第２図図示の如くアドレスを割振ること
もできる。なお第２図図示の符号１，３−０，３−１，
・・・・・・４は第１図Ｂに対応している。この場合、
処理装置Ｂがメモリ１をアタセスする相対アドレスを［
３」の倍数で区分して１群の区分記憶領域３−１，３−
（１＋１），３−（１＋２）を決定するようにすればよ
い。また同様に３２ビツトを１語とするメモリ１に対し
て（第１図Ａ図示）、６ビツトを１語として同じメモリ
１に対して第３図図示の如くアドレスを割振ることもで
きる。この場合、処理装置Ｃがメモリ１をアタセスする
相対アドレスを「６」の倍数で区分して１群の区分記憶
領域３−１，３−（１＋１），３−（１＋２），・・・
・・・，３一（１＋５）を決定するようにすればよい。
第１図Ａ，Ｂに示した如く、アドレスを割振つた場合の
本発明によるメモリ共有アクセス方式の概念を説明して
いる。メモリ１は、第１図Ｂ図示の区分記憶領域３−０
，３−１，・・・・・・に対応して、１４ビツト幅のメ
モリ・チツプＣＳＯと１４ビツト幅のメモリ・チツプＣ
Ｓｌと４ビツト幅のメモリ・チツプＣＳ２一１とによつ
て構成される。
そして３２ビツトのバス幅をもつ装置Ａが或る相対アド
レス例えば「１」をもつてメモリ１に読出しアクセスを
行なう場合、上記各メモリ・チツプＣＳＯ，ＣＳｌ，Ｃ
Ｓ２−１を一斉に選択し、各メモリ・チツプ上の相対ア
ドレス「１］の位置から読出しデータを出力するように
する。即ち、チツプＣＳ２−１からΦＯビツトないし＋
３ビツトの４ビツト分、チツプＣＳｌから＋４ビツトな
いし＋１７ビツトの１４ビツト分、チツプＣＳＯから＋
１８ビツトないし寺３１ビツトの１４ビツト分を読出す
ようにする。一方１４ビツトのバス幅をもつ装置Ｂが或
る相対アドレス例えば「５」（２進表現で「００・・・
・・・０１０１」）をもつてメモリ１に読出しアクセス
を行なう場合、上記相対アドレス「００・・−・・０１
０１」の下位２ビツト「Ｏ１」によつてチツプＣＳｌを
選択し、残余のアドレス情報［００・・・・・・０１］
をもつてチツプＣＳｌ内の「００・・・・・・０１」番
地をアクセスするようにする。
レス例えば「１」をもつてメモリ１に読出しアクセスを
行なう場合、上記各メモリ・チツプＣＳＯ，ＣＳｌ，Ｃ
Ｓ２−１を一斉に選択し、各メモリ・チツプ上の相対ア
ドレス「１］の位置から読出しデータを出力するように
する。即ち、チツプＣＳ２−１からΦＯビツトないし＋
３ビツトの４ビツト分、チツプＣＳｌから＋４ビツトな
いし＋１７ビツトの１４ビツト分、チツプＣＳＯから＋
１８ビツトないし寺３１ビツトの１４ビツト分を読出す
ようにする。一方１４ビツトのバス幅をもつ装置Ｂが或
る相対アドレス例えば「５」（２進表現で「００・・・
・・・０１０１」）をもつてメモリ１に読出しアクセス
を行なう場合、上記相対アドレス「００・・−・・０１
０１」の下位２ビツト「Ｏ１」によつてチツプＣＳｌを
選択し、残余のアドレス情報［００・・・・・・０１］
をもつてチツプＣＳｌ内の「００・・・・・・０１」番
地をアクセスするようにする。
このことは第１図Ｂ図示の区分記憶領域３−５がアクセ
スされたことに対応している。そしてチツプＣＳｌから
読出された読出しデータ（≠Ｏビツトないし◆１３ビツ
ト）の１４ビツト分を出力するようにする。また今仮に
処理装置Ｂが相対アドレス「００・・・・・・０１１０
」，をもつてアクセスした場合、チツプＣＳ２−１と現
実には存在しないチツプＣＳ２−２が選択され、チツプ
ＣＳ２−１内の「００・・・・・・０１］番地をアクセ
スするようにする。このことは第１図Ｂ図示の区分記憶
領域３−６がアクセスされたことに対応している。そし
てチツプＣＳ２−１から読出された読出しデータ（≠１
０ビツトないし＋１３ビツト）の４ビツト分を出力する
。更に処理装置Ｂが相対アドレス「００・・・・・・０
１１１」をもつてアクセスした場合、現実には存在しな
いチツプ 二ＣＳ３が選択されたこととなり、現実
には読出しデータは出力されない。上記上半分に示すチ
ツプＣＳＯ，ＣＳｌ，ＣＳ２−１に関する真理値表は、
処理装置Ａがアクセスする場合と処理装置Ｂがアクセス
する場合とをまとめて表わしている。
スされたことに対応している。そしてチツプＣＳｌから
読出された読出しデータ（≠Ｏビツトないし◆１３ビツ
ト）の１４ビツト分を出力するようにする。また今仮に
処理装置Ｂが相対アドレス「００・・・・・・０１１０
」，をもつてアクセスした場合、チツプＣＳ２−１と現
実には存在しないチツプＣＳ２−２が選択され、チツプ
ＣＳ２−１内の「００・・・・・・０１］番地をアクセ
スするようにする。このことは第１図Ｂ図示の区分記憶
領域３−６がアクセスされたことに対応している。そし
てチツプＣＳ２−１から読出された読出しデータ（≠１
０ビツトないし＋１３ビツト）の４ビツト分を出力する
。更に処理装置Ｂが相対アドレス「００・・・・・・０
１１１」をもつてアクセスした場合、現実には存在しな
いチツプ 二ＣＳ３が選択されたこととなり、現実
には読出しデータは出力されない。上記上半分に示すチ
ツプＣＳＯ，ＣＳｌ，ＣＳ２−１に関する真理値表は、
処理装置Ａがアクセスする場合と処理装置Ｂがアクセス
する場合とをまとめて表わしている。
即ち、処理装置Ａがアクセスする場合、チツプＣＳＯ，
ＣＳｌ，ＣＳ２−１のすべてが選択される。また処理装
置Ｂがアクセスする場合、例えば相対アドレスの下位２
ビツトが「Ｏ１」の場合チツプＣＳｌのみが選択される
。上記説明において、第１図Ｂ図示の仮想ビツト領域４
および仮想アドレス領域５は現実に実記憶領域として存
在しないものとして説明した。
ＣＳｌ，ＣＳ２−１のすべてが選択される。また処理装
置Ｂがアクセスする場合、例えば相対アドレスの下位２
ビツトが「Ｏ１」の場合チツプＣＳｌのみが選択される
。上記説明において、第１図Ｂ図示の仮想ビツト領域４
および仮想アドレス領域５は現実に実記憶領域として存
在しないものとして説明した。
しかし、上記領域４および５は処理装置Ａと処理装置Ｂ
との共有領域として存在しないものとすれば足り、処理
装置Ｂの専用の記憶領域として用いる場合には現実に実
記憶領域として存在していても差支えない。このことか
ら、上記の真理値表においては、処理装置Ｂに対して専
用の記憶領域が存在するものとして図示されている。
との共有領域として存在しないものとすれば足り、処理
装置Ｂの専用の記憶領域として用いる場合には現実に実
記憶領域として存在していても差支えない。このことか
ら、上記の真理値表においては、処理装置Ｂに対して専
用の記憶領域が存在するものとして図示されている。
即ち、第４図図示の如く、現実にメモリ・チツプＣＳ２
−２，ＣＳ−３が存在するものとされ、処理装置Ｂによ
るアクセス時に相対アドレスの下位２ビツトが「１０」
を示すとき、チツプＣＳ２−１とＣＳ２−２とが選択さ
れて計１４ビツトの読出しデータが出力される。また上
記相対アドレスの下位２ビツトが「１１」を示すとき、
チツプＣＳ３が選択されて１４ビツトの読出しデータが
出力される。第６図は、第４図および第５図に対応した
形で表わした本発明の一実施例構成を示す。
−２，ＣＳ−３が存在するものとされ、処理装置Ｂによ
るアクセス時に相対アドレスの下位２ビツトが「１０」
を示すとき、チツプＣＳ２−１とＣＳ２−２とが選択さ
れて計１４ビツトの読出しデータが出力される。また上
記相対アドレスの下位２ビツトが「１１」を示すとき、
チツプＣＳ３が選択されて１４ビツトの読出しデータが
出力される。第６図は、第４図および第５図に対応した
形で表わした本発明の一実施例構成を示す。
図中の符号ＣＳＯ，ＣＳｌ，ＣＳ２−１，ＣＳ２−２，
ＣＳ−３は第４図に対応し、ＤｉｎＡは処理装置Ａによ
る書込みデータ、ＤｌｎＢは処理装置Ｂによる書込みデ
ータ、ＣＳＯ，ＣＳｌ，・・・・・・はチツプ選択信号
で信号ＣＳＯなどが論理「１」のとき当該チツプＣＳＯ
などが選択されるもの、ＡＤ．Ａは処理装置Ａによる相
対アドレス情報、ＡＤ．Ｂは処理装置Ｂによる相対アド
レス情報、ＡＤは処理装置Ａまたは処理装置Ｂのいずれ
かの相対アドレス情報のうち選択されたアドレス情報、
ＲＷ．Ａは処理装置Ａによるリード／ライト制御信号、
ＲＷ．Ｂは処理装置Ｂによるリード／ライト制御信号、
ＲＷは処理装置Ａまたは処理装置Ｂのいずれかのリード
／ライト制御信号のうち選択されたリード／ライト制御
信号、ＤＯｕｔＡは処理装置Ａによる読出しデータ、Ｄ
ＯｕｔＢは処理装置Ｂによる読出しデータ、ＳＥＬは選
択回路を表わしている。処理装置Ａがメモリをアクセス
する場合、上記の真理値表から判る如く、チツプＣＳＯ
，ＣＳｌ，ＣＳ２−１が一斉に選択され、処理装置Ａの
相対アドレスＡＤ．Ａが各チツプに供給され、処理装置
Ａによるリード／ライト制御信号ＲＷ．Ａが各チツプに
供給される。そして、書込みアクセスの場合、データＤ
ｉｎＡ（７）＋０ビツトないし＋３ビツトがチツプＣＳ
２−１に、◆４ビツトないし＋１７ビツトがチツプＣＳ
ｌに、＋１８ビツトないしΦ３１ビツトがチツプＣＳＯ
に供給される。また読出しアクセスの場合、データＤＯ
ｕｔＡＯ）≠Ｏビツトないし≠３ビツトがチツプＣＳ２
−１から、≠４ビツトないし≠１７ビツトがチツプＣＳ
ｌから、≠１８ビツトないし≠３１ビツトがチツプＣＳ
Ｏから出力される。処理装置Ｂがメモリをアクセスする
場合、上記の真理値表から判る如く、相対アドレスＡＤ
．Ｂの下位２ビツトによつてチツプＣＳＯ、またはＣＳ
ｌ、またはＣＳ２−１とＣＳ２−２、またはＣＳ３のい
ずれかが選択される。
ＣＳ−３は第４図に対応し、ＤｉｎＡは処理装置Ａによ
る書込みデータ、ＤｌｎＢは処理装置Ｂによる書込みデ
ータ、ＣＳＯ，ＣＳｌ，・・・・・・はチツプ選択信号
で信号ＣＳＯなどが論理「１」のとき当該チツプＣＳＯ
などが選択されるもの、ＡＤ．Ａは処理装置Ａによる相
対アドレス情報、ＡＤ．Ｂは処理装置Ｂによる相対アド
レス情報、ＡＤは処理装置Ａまたは処理装置Ｂのいずれ
かの相対アドレス情報のうち選択されたアドレス情報、
ＲＷ．Ａは処理装置Ａによるリード／ライト制御信号、
ＲＷ．Ｂは処理装置Ｂによるリード／ライト制御信号、
ＲＷは処理装置Ａまたは処理装置Ｂのいずれかのリード
／ライト制御信号のうち選択されたリード／ライト制御
信号、ＤＯｕｔＡは処理装置Ａによる読出しデータ、Ｄ
ＯｕｔＢは処理装置Ｂによる読出しデータ、ＳＥＬは選
択回路を表わしている。処理装置Ａがメモリをアクセス
する場合、上記の真理値表から判る如く、チツプＣＳＯ
，ＣＳｌ，ＣＳ２−１が一斉に選択され、処理装置Ａの
相対アドレスＡＤ．Ａが各チツプに供給され、処理装置
Ａによるリード／ライト制御信号ＲＷ．Ａが各チツプに
供給される。そして、書込みアクセスの場合、データＤ
ｉｎＡ（７）＋０ビツトないし＋３ビツトがチツプＣＳ
２−１に、◆４ビツトないし＋１７ビツトがチツプＣＳ
ｌに、＋１８ビツトないしΦ３１ビツトがチツプＣＳＯ
に供給される。また読出しアクセスの場合、データＤＯ
ｕｔＡＯ）≠Ｏビツトないし≠３ビツトがチツプＣＳ２
−１から、≠４ビツトないし≠１７ビツトがチツプＣＳ
ｌから、≠１８ビツトないし≠３１ビツトがチツプＣＳ
Ｏから出力される。処理装置Ｂがメモリをアクセスする
場合、上記の真理値表から判る如く、相対アドレスＡＤ
．Ｂの下位２ビツトによつてチツプＣＳＯ、またはＣＳ
ｌ、またはＣＳ２−１とＣＳ２−２、またはＣＳ３のい
ずれかが選択される。
そして処理装置Ｂの相対アドレスＡＤ．Ｂの下位２ビツ
トを除いたアドレス情報が各チツプに供給され、処理装
置Ｂによるリード／ライト制御信号ＲＷ．Ｂが各チツプ
に供給される。更に書込みアクセスの場合、データＤｉ
ｎＢＯ＋０ビツトないし＋１３ビツトがチツプＣＳＯと
ＣＳｌとＣＳ３とに、４ｐ０ビツトないし＋９ビツトが
チツプＣＳ２−２に、≠１０ビツトな力）し≠１３ビツ
トがチツプＣＳ２−１に供給される。また読出しアクセ
スの場合、データＤＯｕｔＢの◆０ビツトないし≠９ビ
ツトと◆１０ビツトないし≠１３ビツトとが夫々２つの
選択回路ＳＥＬに導びかれて選択の上出力される。以上
説明した如く、本発明によれば、バス幅を異にする処理
装置Ａど処理装置Ｂとが夫々互に独立したアドレス空間
を利用しつつメモリを共有することが可能となる。そし
て、複雑なアクセス処理構成をとることなく、メモリ上
の記憶領域を無，駄なく利用することができる。
トを除いたアドレス情報が各チツプに供給され、処理装
置Ｂによるリード／ライト制御信号ＲＷ．Ｂが各チツプ
に供給される。更に書込みアクセスの場合、データＤｉ
ｎＢＯ＋０ビツトないし＋１３ビツトがチツプＣＳＯと
ＣＳｌとＣＳ３とに、４ｐ０ビツトないし＋９ビツトが
チツプＣＳ２−２に、≠１０ビツトな力）し≠１３ビツ
トがチツプＣＳ２−１に供給される。また読出しアクセ
スの場合、データＤＯｕｔＢの◆０ビツトないし≠９ビ
ツトと◆１０ビツトないし≠１３ビツトとが夫々２つの
選択回路ＳＥＬに導びかれて選択の上出力される。以上
説明した如く、本発明によれば、バス幅を異にする処理
装置Ａど処理装置Ｂとが夫々互に独立したアドレス空間
を利用しつつメモリを共有することが可能となる。そし
て、複雑なアクセス処理構成をとることなく、メモリ上
の記憶領域を無，駄なく利用することができる。
第１図Ａはメモリを３２ビツトを１語とするよう区分し
た状態を示し、第１図Ｂは本発明により同じメモリを１
４ビツトを１語とするよう区分した一実施例状態を示す
。
た状態を示し、第１図Ｂは本発明により同じメモリを１
４ビツトを１語とするよう区分した一実施例状態を示す
。
Claims (1)
- 【特許請求の範囲】 １ ｍビットのバス幅を有する処理装置Ａとｎビット（
但し一般にｍ＝ｌ・ｎ＋ｋ；ｌは１、２、・・・の正整
数、ｋは１、２、・・・、（ｎ−１）の整数）のバス幅
を有する処理装置Ｂとを含み、上記処理装置Ａと処理装
置Ｂとが互に独立したアドレス空間をもち共通に存在す
るメモリを共有する情報処理システムにおいて、上記処
理装置Ａは上記メモリ上のｍビットに対応して１つのア
ドレスを対応させることによつて上記メモリに対する読
出し書込みを行ない、上記処理装置Ｂは上記ｍビットに
対応してｎビットずつに区分されたｌ個のアドレスおよ
び残るｋビットと仮想的にもうけられた（ｎ−ｋ）ビッ
トとからなる１個のアドレスを対応させることによつて
上記メモリに対する読出し書込みを行なうようにしたこ
とを特徴とするメモリ共有アクセス方式。 ２ ｍビットのバス幅を有する処理装置Ａとｎビット（
但し一般にｍ＝ｌ・ｎ＋ｋ；ｌは１、２、・・・の正整
数、ｋは１、２、・・・、（ｎ−１）の整数）のバス幅
を有する処理装置Ｂとを含み、上記処理装置Ａと処理装
置Ｂとが互に独立したアドレス空間をもち共通に存在す
るメモリを共有する情報処理システムにおいて、上記処
理装置Ａは上記メモリ上のｍビットに対応して１つのア
ドレスを対応させることによつて上記メモリに対する読
出し書込みを行ない、上記処理装置Ｂは上記ｍビットに
対応してｎビットずつに区分されたｌ個のアドレスおよ
び残るｋビットと仮想的にもうけられた（ｎ−ｋ）ビッ
トとからなる１個のアドレスよりなる（ｌ＋１）個のア
ドレスと共に、更にｎビットずつに区分された｛２＾ｊ
−（ｌ＋１）個｝（但しｊは１、２、・・・の正整数）
の仮想的にもうけられた仮想アドレスを対応させること
によつて、上記メモリに対する読出し書込みを行なうよ
うにしたことを特徴とするメモリ共有アクセス方式。 ３ ｍビットのバス幅を有する処理装置Ａとｎビット（
但し一般にｍ＝ｌ・ｎ＋ｋ；ｌは１、２、・・・の正整
数、ｋは１、２、・・・、（ｎ−１）の整数）のバス幅
を有する処理装置Ｂとを含み、上記処理装置Ａと処理装
置Ｂとが互に独立したアドレス空間をもち共通に存在す
るメモリを共有する情報処理システムにおいて、上記処
理装置Ａは上記メモリ上のｍビットに対応して１つのア
ドレスを対応させることによつて上記メモリに対する読
出し書込みを行ない、上記処理装置Ｂは上記ｍビットに
対応してｎビットずつに区分されたｌ個のアドレスおよ
び残るｋビットと仮想的にもうけられた（ｎ−ｋ）ビッ
トとからなる１個のアドレスを対応させることによつて
上記メモリに対する読出し書込みを行ない、かつ上記メ
モリは上記仮想的にもうけられた（ｎ−ｋ）ビットから
なる記憶空間に対応した実空間をもつよう構成され、上
記処理装置Ｂが上記処理装置Ａと共有することなく上記
実空間を記憶領域として利用することを特徴とするメモ
リ共有アクセス方式。 ４ ｍビットのバス幅を有する処理装置Ａとｎビット（
但し一般にｍ＝ｌ・ｎ＋ｋ；ｌは１、２、・・・の正整
数、ｋは１、２、・・・、（ｎ−１）の整数）のバス幅
を有する処理装置Ｂとを含み、上記処理装置Ａと処理装
置Ｂとが互に独立したアドレス空間をもち共通に存在す
るメモリを共有する情報処理システムにおいて、上記処
理装置Ａは上記メモリ上のｍビットに対応して１つのア
ドレスを対応させることによつて上記メモリに対する読
出し書込みを行ない、上記処理装置Ｂは上記ｍビットに
対応してｎビットずつに区分されたｌ個のアドレスおよ
び残るｋビットと仮想的にもうけられた（ｎ−ｋ）ビッ
トとからなる１個のアドレスよりなる（ｌ＋１）個のア
ドレスと共に、更にｎビットずつに区分された｛２＾ｊ
−（ｌ＋１）個｝（但しｊは１、２、・・・の正整数）
の仮想的にもうけられた仮想アドレスを対応させること
によつて、上記メモリに対する読出し書込みを行ない、
かつ少なくとも上記メモリは上記仮想的にもうけられた
｛２＾ｊ−（ｌ＋１）｝個の仮想アドレス空間に対応し
た実空間をもつよう構成され、上記処理装置Ｂが上記処
理装置Ａと共有することなく上記実空間を記憶領域とし
て利用することを特徴とするメモリ共有アクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1607178A JPS5918745B2 (ja) | 1978-02-15 | 1978-02-15 | メモリ共有アクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1607178A JPS5918745B2 (ja) | 1978-02-15 | 1978-02-15 | メモリ共有アクセス方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54109336A JPS54109336A (en) | 1979-08-27 |
| JPS5918745B2 true JPS5918745B2 (ja) | 1984-04-28 |
Family
ID=11906327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1607178A Expired JPS5918745B2 (ja) | 1978-02-15 | 1978-02-15 | メモリ共有アクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5918745B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0275465U (ja) * | 1988-11-29 | 1990-06-08 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5960453A (en) | 1996-06-13 | 1999-09-28 | Micron Technology, Inc. | Word selection logic to implement an 80 or 96-bit cache SRAM |
-
1978
- 1978-02-15 JP JP1607178A patent/JPS5918745B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0275465U (ja) * | 1988-11-29 | 1990-06-08 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54109336A (en) | 1979-08-27 |
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