JPH01119823A - 先入れ先出し記憶装置 - Google Patents
先入れ先出し記憶装置Info
- Publication number
- JPH01119823A JPH01119823A JP62277624A JP27762487A JPH01119823A JP H01119823 A JPH01119823 A JP H01119823A JP 62277624 A JP62277624 A JP 62277624A JP 27762487 A JP27762487 A JP 27762487A JP H01119823 A JPH01119823 A JP H01119823A
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- 230000004044 response Effects 0.000 claims description 6
- 230000015654 memory Effects 0.000 abstract description 22
- 230000002457 bidirectional effect Effects 0.000 abstract description 8
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 description 1
- 101001093690 Homo sapiens Protein pitchfork Proteins 0.000 description 1
- 108010076504 Protein Sorting Signals Proteins 0.000 description 1
- 102100036065 Protein pitchfork Human genes 0.000 description 1
- 101150046378 RAM1 gene Proteins 0.000 description 1
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
２ヘー。
産業上の利用分野
本発明は一時的にデータを蓄えるだめの記憶装置の構成
、特に書き込まれた順に読み出しが行われるＦ Ｉ Ｆ
Ｏ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ ０ｕｔ）メモリ
に関するものである。
、特に書き込まれた順に読み出しが行われるＦ Ｉ Ｆ
Ｏ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ ０ｕｔ）メモリ
に関するものである。
従来の技術
ＦＩＦＯメモリとは、外部信号列が入力された順に一時
的に保存され、出力が入力された順になされるメモリで
あり、動作速度の異なるブロック間で、データを一時的
に蓄えておくデータ・バッファとして使用される。ＦＩ
ＦＯメモリの実現方法には２通りの方法がある。第１の
方法はシフト・レジスタ型と呼ばれるもので、書き込ま
れたデータは次段が”空”であれば、そこへ落ちる。第
２の方法はダイレクト・フォール型と呼ばれるもので、
ＲＡＭとアドレス・ポインタとで構成する。
的に保存され、出力が入力された順になされるメモリで
あり、動作速度の異なるブロック間で、データを一時的
に蓄えておくデータ・バッファとして使用される。ＦＩ
ＦＯメモリの実現方法には２通りの方法がある。第１の
方法はシフト・レジスタ型と呼ばれるもので、書き込ま
れたデータは次段が”空”であれば、そこへ落ちる。第
２の方法はダイレクト・フォール型と呼ばれるもので、
ＲＡＭとアドレス・ポインタとで構成する。
上記のような方法で実現されたＦＩＦＯメモリでは入力
ポートから入力されたデータは一時的にメモリ内に蓄え
られたのち出力ポートに出力される。
ポートから入力されたデータは一時的にメモリ内に蓄え
られたのち出力ポートに出力される。
従って、前記ＦＩＦＯメモリを双方向のデータ転３ ベ
ーン 送システムに応用する場合、第２図のような構成をとる
ようにせざるを得ない。即ちデータ転送システムにおい
て、ＣＰＵ２１からＣＰＵ２２へのデータ転送はＣＰＵ
２１がＦＩＦＯ２３にデータを書き込み、ＯＰ Ｕ ２
２カ’Ｆ Ｉ Ｆ Ｏ２３カラテータを読みだすことに
よって実現され１反対にＣＰＵ２２からＣＰＵ２１への
データ転送はＣＰＵ２２がＦ工ＦＯ２４にデータを書き
込み、ＣＰＵ２１がＦＩＦＯ２４からデータを読みだす
ことによって実現される。
ーン 送システムに応用する場合、第２図のような構成をとる
ようにせざるを得ない。即ちデータ転送システムにおい
て、ＣＰＵ２１からＣＰＵ２２へのデータ転送はＣＰＵ
２１がＦＩＦＯ２３にデータを書き込み、ＯＰ Ｕ ２
２カ’Ｆ Ｉ Ｆ Ｏ２３カラテータを読みだすことに
よって実現され１反対にＣＰＵ２２からＣＰＵ２１への
データ転送はＣＰＵ２２がＦ工ＦＯ２４にデータを書き
込み、ＣＰＵ２１がＦＩＦＯ２４からデータを読みだす
ことによって実現される。
発明が解決しようとする問題点
しかしながら、従来のＦＩＦＯメモリのデータの転送方
向は単一方向だけに限られるので、双方向のデータ転送
を行う場合、データの転送を府う２つのブロック間を接
続するデータ・バスに並列に２つのＦＩＦＯメモリを挿
入するように構成し々ければならず、システム構成が大
きくなり、複雑化するという欠点がある。
向は単一方向だけに限られるので、双方向のデータ転送
を行う場合、データの転送を府う２つのブロック間を接
続するデータ・バスに並列に２つのＦＩＦＯメモリを挿
入するように構成し々ければならず、システム構成が大
きくなり、複雑化するという欠点がある。
本発明はかかる点に鑑み、一つのＦＩＦＯメモリで双方
向にデータ転送することができるようなＦＩＦＯメモリ
を提供することを目的とする。
向にデータ転送することができるようなＦＩＦＯメモリ
を提供することを目的とする。
問題点を解決するだめの手段
本発明は、１語がデータとデータの転送方向を表わす情
報からなるビット構成の記憶手段と、この記憶手段の操
作制御装置と、前記記憶手段と外部とのデータのやりと
りを行う第１．第２の入出力ポートとを備え、前記操作
制御装置は外部からの書きこみ要求信号に応じて前記記
憶手段の書きこみアドレスを生成する１つ以上の制御装
置と、前記第１の入出力ポートからの読み出し要求信号
に応じて前記記憶手段の読出しアドレスを生成する第１
の制御装置と、前記第２の入出力ポートからの読み出し
要求信号に応じて前記記憶手段の読出しアドレスを生成
する第２の制御装置と、前記データの転送方向を表わす
情報に基づいて前記データの転送方向を決定する装置と
を備えたことを特徴とする先入れ先出し記憶装置である
。
報からなるビット構成の記憶手段と、この記憶手段の操
作制御装置と、前記記憶手段と外部とのデータのやりと
りを行う第１．第２の入出力ポートとを備え、前記操作
制御装置は外部からの書きこみ要求信号に応じて前記記
憶手段の書きこみアドレスを生成する１つ以上の制御装
置と、前記第１の入出力ポートからの読み出し要求信号
に応じて前記記憶手段の読出しアドレスを生成する第１
の制御装置と、前記第２の入出力ポートからの読み出し
要求信号に応じて前記記憶手段の読出しアドレスを生成
する第２の制御装置と、前記データの転送方向を表わす
情報に基づいて前記データの転送方向を決定する装置と
を備えたことを特徴とする先入れ先出し記憶装置である
。
作用
本発明は前記した構成により、データに付加された転送
方向を表わす情報を判別することによシ５ヘ一／ 一つのＦＩＦＯメモリで双方向のデータ転送を可能とす
る。
方向を表わす情報を判別することによシ５ヘ一／ 一つのＦＩＦＯメモリで双方向のデータ転送を可能とす
る。
実施例
第１図は本発明のＦＩＦＯメモリの一実施例を示す構成
図である。記憶手段の一例としてのＲＡＭ（Ｒａｎｄｏ
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ ） １は、データの
ビット幅よシも１ピット多いビット構成のもので、その
余剰１ビツトにはデータの転送方向を示す情報（信号名
ｄｉｒ ）を入力するようになっており、その出力端は
転送方向制御回路８に接続しである。転送方向制御回路
８は、前記情報に応じてデータの転送方向を決定し、切
換器９を動作させる。各ポート１０Ａ、１０Ｂからは上
記信号以外に読み出し信号ＲＤ −Ａ 、 ＲＤ−Ｂ及
び書き込み信号ＷＴ−Ａ。
図である。記憶手段の一例としてのＲＡＭ（Ｒａｎｄｏ
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ ） １は、データの
ビット幅よシも１ピット多いビット構成のもので、その
余剰１ビツトにはデータの転送方向を示す情報（信号名
ｄｉｒ ）を入力するようになっており、その出力端は
転送方向制御回路８に接続しである。転送方向制御回路
８は、前記情報に応じてデータの転送方向を決定し、切
換器９を動作させる。各ポート１０Ａ、１０Ｂからは上
記信号以外に読み出し信号ＲＤ −Ａ 、 ＲＤ−Ｂ及
び書き込み信号ＷＴ−Ａ。
ＷＴ−Ｂを入力する。読みだしポインタ生成回路２Ａ、
２Ｂは読みだしポインタ３Ａ、３Ｂ、ポインタ更新値生
成回路４Ａ、４Ｂから成り、書き込みポインタ生成回路
５は書き込みポインタ６と＋１加算器７から成る。
２Ｂは読みだしポインタ３Ａ、３Ｂ、ポインタ更新値生
成回路４Ａ、４Ｂから成り、書き込みポインタ生成回路
５は書き込みポインタ６と＋１加算器７から成る。
以上のように構成した本実施例のＦＩＦＯメモ６ヘーン
リについて、以下その動作を説明する。
ポー）１０Ａに入力されたデータはその転送方向を表わ
す情報と共にＲＡＭ１に送られる。同時にポート１０人
からは書き込み信号ＷＴ−Ａを発生してデータを書き込
みポインタ６が指定するポインタに従ってＲＡＭ１に書
き込む。データを書き込んだあとは書き込みポインタ６
を１つ進める。
す情報と共にＲＡＭ１に送られる。同時にポート１０人
からは書き込み信号ＷＴ−Ａを発生してデータを書き込
みポインタ６が指定するポインタに従ってＲＡＭ１に書
き込む。データを書き込んだあとは書き込みポインタ６
を１つ進める。
ポート１０Ｂからは読み出し信号ＲＤ−Ｂを発生してポ
ー）１０Ｂ側の読みだしポインタ３Ｂが指定するポイン
タに従ってＲＡＭ１からデータを読み出す。読み出され
たデータのうち転送方向を表わすビットは転送方向制御
回路８に入力され、その値に基づいて切換器９をポート
１０Ｂ側に切り換えてデータをポー）１０Ｂに出力する
。ＲＡＭ１からデータを読み出したあとはポインタ更新
値生成回路４Ｂの内容にしだがって読み出しポインタ３
Ｂはポインタを進める。ポインタ更新値生成回路４Ｂは
、転送方向を表わすビットだけを先読みし、次にポート
Ｂ側に読み出されることになるデータの読みだしポイン
タを保持する。
ー）１０Ｂ側の読みだしポインタ３Ｂが指定するポイン
タに従ってＲＡＭ１からデータを読み出す。読み出され
たデータのうち転送方向を表わすビットは転送方向制御
回路８に入力され、その値に基づいて切換器９をポート
１０Ｂ側に切り換えてデータをポー）１０Ｂに出力する
。ＲＡＭ１からデータを読み出したあとはポインタ更新
値生成回路４Ｂの内容にしだがって読み出しポインタ３
Ｂはポインタを進める。ポインタ更新値生成回路４Ｂは
、転送方向を表わすビットだけを先読みし、次にポート
Ｂ側に読み出されることになるデータの読みだしポイン
タを保持する。
７ ベージ
ポート１０Ｂからポー）１０Ａへのデータ転送の場合も
同様の手順を踏む。
同様の手順を踏む。
データの転送方向を表わす情報はＦＩＦＯメモリ内部で
生成してもよいし、外部からの信号として入力するよう
にしてもよい。ここで前記情報を外部からの信号として
入力するようにした場合はポート１０ム（ポー）１０Ｂ
”ｌから入力した信号をポート１０Ａ（ポート１０Ｂ）
に出力することも可能である。
生成してもよいし、外部からの信号として入力するよう
にしてもよい。ここで前記情報を外部からの信号として
入力するようにした場合はポート１０ム（ポー）１０Ｂ
”ｌから入力した信号をポート１０Ａ（ポート１０Ｂ）
に出力することも可能である。
本発明の本質は、データに転送方向を表わす情報を付加
し、その情報に基づいて転送方向を切り換える機能を従
来のダイレクト・フォール型のＦＩＦＯメモリの制御回
路に付加することによって、１つのＦＩＦＯメモリで双
方向のデータ転送を実現できることにある。
し、その情報に基づいて転送方向を切り換える機能を従
来のダイレクト・フォール型のＦＩＦＯメモリの制御回
路に付加することによって、１つのＦＩＦＯメモリで双
方向のデータ転送を実現できることにある。
発明の詳細
な説明したように本発明によるＦＩＦＯメモリを用いれ
ば従来のＦＩＦＯメモリを用いる場合に比べ、よシ小規
模の双方向データ転送システムを簡単に構成することが
出来、本発明によるＰＩＦＯメモリは実用上極めて有益
である。
ば従来のＦＩＦＯメモリを用いる場合に比べ、よシ小規
模の双方向データ転送システムを簡単に構成することが
出来、本発明によるＰＩＦＯメモリは実用上極めて有益
である。
第１図は、本発明の一実施例におけるＦＩＦＯメモリの
構成図、第２図は従来のＦＩＦＯメモリを用いた双方向
データ転送システムの構成図である。 １・・・・・・ＲＡＭ、２Ａ 、２Ｂ・・・・・・読出
しポインタ生成回路、３Ａ、３Ｂ・・・・・・読出しポ
インタ、４Ａ。 ４Ｂ・・・・・・ポインタ更新値生成回路、６・・・・
・・書込ポインタ生成回路、６・・・・・・書込ポイン
タ、７・・・・・・＋１加算器、８・・・・・・転送方
向制御回路、９・・・・・・切換器、１０Ａ、１０Ｂ・
・・・・・ポート。
構成図、第２図は従来のＦＩＦＯメモリを用いた双方向
データ転送システムの構成図である。 １・・・・・・ＲＡＭ、２Ａ 、２Ｂ・・・・・・読出
しポインタ生成回路、３Ａ、３Ｂ・・・・・・読出しポ
インタ、４Ａ。 ４Ｂ・・・・・・ポインタ更新値生成回路、６・・・・
・・書込ポインタ生成回路、６・・・・・・書込ポイン
タ、７・・・・・・＋１加算器、８・・・・・・転送方
向制御回路、９・・・・・・切換器、１０Ａ、１０Ｂ・
・・・・・ポート。
Claims (1)
- １語がデータとデータの転送方向を表わす情報からな
るビット構成の記憶手段と、この記憶手段の操作制御装
置と、前記記憶手段と外部とのデータのやりとりを行な
う第１、第２の入出力ポートとを備え、前記操作制御装
置は外部からの書きこみ要求信号に応じて前記記憶手段
の書きこみアドレスを生成する１つ以上の制御装置と、
前記第１の入出力ポートからの読み出し要求信号に応じ
て前記記憶手段の読出しアドレスを生成する第１の制御
装置と、前記第２の入出力ポートからの読み出し要求信
号に応じて前記記憶手段の読出しアドレスを生成する第
２の制御装置と、前記データの転送方向を表わす情報に
基づいて前記データの転送方向を決定する装置とを備え
たことを特徴とする先入れ先出し記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62277624A JPH01119823A (ja) | 1987-11-02 | 1987-11-02 | 先入れ先出し記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62277624A JPH01119823A (ja) | 1987-11-02 | 1987-11-02 | 先入れ先出し記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01119823A true JPH01119823A (ja) | 1989-05-11 |
Family
ID=17586017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62277624A Pending JPH01119823A (ja) | 1987-11-02 | 1987-11-02 | 先入れ先出し記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01119823A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0464868U (ja) * | 1990-10-18 | 1992-06-04 | ||
| US6029253A (en) * | 1997-10-30 | 2000-02-22 | Micron Electronics, Inc. | Method for synchronizing data with a bi-directional buffer |
| US6055597A (en) * | 1997-10-30 | 2000-04-25 | Micron Electronics, Inc. | Bi-directional synchronizing buffer system |
-
1987
- 1987-11-02 JP JP62277624A patent/JPH01119823A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0464868U (ja) * | 1990-10-18 | 1992-06-04 | ||
| US6029253A (en) * | 1997-10-30 | 2000-02-22 | Micron Electronics, Inc. | Method for synchronizing data with a bi-directional buffer |
| US6055597A (en) * | 1997-10-30 | 2000-04-25 | Micron Electronics, Inc. | Bi-directional synchronizing buffer system |
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