JPS63228488A - 先入れ先出し記憶装置 - Google Patents
先入れ先出し記憶装置Info
- Publication number
- JPS63228488A JPS63228488A JP62061530A JP6153087A JPS63228488A JP S63228488 A JPS63228488 A JP S63228488A JP 62061530 A JP62061530 A JP 62061530A JP 6153087 A JP6153087 A JP 6153087A JP S63228488 A JPS63228488 A JP S63228488A
- Authority
- JP
- Japan
- Prior art keywords
- write
- input
- line
- output
- permission signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012546 transfer Methods 0.000 claims abstract description 28
- 108010076504 Protein Sorting Signals Proteins 0.000 description 3
- 238000004891 communication Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
Landscapes
- Credit Cards Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、一時的にデータを蓄えるための記憶装置、特
に、書き込まれた順に読み出しが行なわれる先入れ先出
し記憶装置、いわゆるＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ、Ｆ
ｉｒｓｔ−Ｏｕｔ） 、７１％すに関するものである。
に、書き込まれた順に読み出しが行なわれる先入れ先出
し記憶装置、いわゆるＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ、Ｆ
ｉｒｓｔ−Ｏｕｔ） 、７１％すに関するものである。
従来の技術
ＦＩＦＯメモリとは、外部からの信号列が入力された時
点とその信号列が処理される時点とが異なるような場合
、この信号列の到来順序を崩さずに一時的に保存するた
めのメモリである。このようなメモリは、例えばマルチ
プロセッサ装置におけるプロセッサ間メツセージ通信の
ためのバツクファとして、あるいはプロセッサとは非同
期で動作する入出力機器とのデータの収受を円滑に行う
ためのバッファとして使用される。
点とその信号列が処理される時点とが異なるような場合
、この信号列の到来順序を崩さずに一時的に保存するた
めのメモリである。このようなメモリは、例えばマルチ
プロセッサ装置におけるプロセッサ間メツセージ通信の
ためのバツクファとして、あるいはプロセッサとは非同
期で動作する入出力機器とのデータの収受を円滑に行う
ためのバッファとして使用される。
従来のＦＩｊＯメそりにおいては、書き込み許可信号（
ＦＩＦＯが満状態でないことを示す信号）や読み出し許
可信号（Ｆ Ｉ ＦＯが空状態でないことを示す信号）
は該ＦＩＦＯメモリの入出力のデータ幅をワードとして
１ワードを基本として出力されていた。すなわち、書き
込み許可信号は最低１ワードの書き込みが可能であるこ
とを示し、読み出し許可信号は同様に最低１ワードの読
み出しが可能であることを示している。
ＦＩＦＯが満状態でないことを示す信号）や読み出し許
可信号（Ｆ Ｉ ＦＯが空状態でないことを示す信号）
は該ＦＩＦＯメモリの入出力のデータ幅をワードとして
１ワードを基本として出力されていた。すなわち、書き
込み許可信号は最低１ワードの書き込みが可能であるこ
とを示し、読み出し許可信号は同様に最低１ワードの読
み出しが可能であることを示している。
発明が解決しようとする問題点
しかしながら前述したようなＦＩＦＯメモリの使用方法
において、書き込み許可信号や読み出し許可信号（以下
、この２信号を、転送許可信号と称する）が１ワード以
外を基準として出力される方が望ましい場合がある。こ
のような場合の第１の例は浮動小数点データや複素数デ
ータの転送を行う場合である。このようなデータは多ワ
ードからなるデータであるが、プロセッサが転送を行う
場合には１つのデータの塊として１つの命令で処理され
る場合が多い。したがってデータの転送途中においてＦ
ＩＦＯメモリが転送不許可の状態になるとプロセッサは
この不許可状態が取り消されるまで動作を停止する必要
があった。第２の例はプロセッサ間のメツセージ通信の
ように比較的多量のデータの転送を行う場合である。こ
のような転送においては通常プロセッサに代ってＤＭＡ
コントローラがバスの獲得を行なって、ＦＩＦＯメモリ
の状態を監視しながら処理を行うが、ＦＩＦＯメモリの
転送許可信号が１ワードを基準としたものであると該メ
モリを空状態または満状態に近い状態で使用するとバス
の獲得、放棄回数が増大しバスの使用効率低下及びバス
を使用する他の機器の性能低下をひき起す場合があった
。
において、書き込み許可信号や読み出し許可信号（以下
、この２信号を、転送許可信号と称する）が１ワード以
外を基準として出力される方が望ましい場合がある。こ
のような場合の第１の例は浮動小数点データや複素数デ
ータの転送を行う場合である。このようなデータは多ワ
ードからなるデータであるが、プロセッサが転送を行う
場合には１つのデータの塊として１つの命令で処理され
る場合が多い。したがってデータの転送途中においてＦ
ＩＦＯメモリが転送不許可の状態になるとプロセッサは
この不許可状態が取り消されるまで動作を停止する必要
があった。第２の例はプロセッサ間のメツセージ通信の
ように比較的多量のデータの転送を行う場合である。こ
のような転送においては通常プロセッサに代ってＤＭＡ
コントローラがバスの獲得を行なって、ＦＩＦＯメモリ
の状態を監視しながら処理を行うが、ＦＩＦＯメモリの
転送許可信号が１ワードを基準としたものであると該メ
モリを空状態または満状態に近い状態で使用するとバス
の獲得、放棄回数が増大しバスの使用効率低下及びバス
を使用する他の機器の性能低下をひき起す場合があった
。
本発明はこのような点に着目してなされたもので、転送
データの大きさに応じて転送許可信号の基準ワード数を
変えることが可能なＦＩＦＯメモリを提供することを目
的としている。
データの大きさに応じて転送許可信号の基準ワード数を
変えることが可能なＦＩＦＯメモリを提供することを目
的としている。
問題点を解決するための手段
本発明は上記問題点を解決するため、レジスタのスタッ
クに沿ってデータが循環する形式のＦＩＦＯメモリにお
いて、各レジスタの転送制御回路から前後の転送制御回
路へ送出される制御信号を入力としてこれらの信号の内
の１本を転送許可信号として外部へ送出する選択装置を
設ける。
クに沿ってデータが循環する形式のＦＩＦＯメモリにお
いて、各レジスタの転送制御回路から前後の転送制御回
路へ送出される制御信号を入力としてこれらの信号の内
の１本を転送許可信号として外部へ送出する選択装置を
設ける。
作 用
本発明は上記した構成にょシ、予め定められたワード数
を基準にした転送許可信号を出力でき、多ワードのデー
タを一時に転送することができる。
を基準にした転送許可信号を出力でき、多ワードのデー
タを一時に転送することができる。
このためにデータ転送中のバス獲得回数が減少し、バス
上の他の機器のバス使用率を高めることができる。
上の他の機器のバス使用率を高めることができる。
実施例
図は本発明のＦＩＦＯメモリの一実施例を示すブロック
図である。図において、１ ＋２１３１５＋６．７はレ
ジスタ、１１ 、１２ 、１３ 、１５．１６゜１７は
転送制御回路であシ、これらによって構成される単位回
路４１複数個をスタック状に縦続接続してデータ入力端
子４２、データ出力端子４３を備えたＦＩＦＯメモリが
構成されている。転送制御回路１１．１２，１３，１５
，１６，１７は各々隣接する転送制御回路と蓄き込み要
求線２１゜２２．２３，２４，２５，２６，２７．２８
及び書き込み許可線３１．３２，３３，３４，３５゜３
６．３７．３８を介して図のごとく接続されている。こ
れら一対の信号線によって、入力されたデータは該デー
タの前の入力データが格納されたレジスタの手前のレジ
スタまで順次循環される。
図である。図において、１ ＋２１３１５＋６．７はレ
ジスタ、１１ 、１２ 、１３ 、１５．１６゜１７は
転送制御回路であシ、これらによって構成される単位回
路４１複数個をスタック状に縦続接続してデータ入力端
子４２、データ出力端子４３を備えたＦＩＦＯメモリが
構成されている。転送制御回路１１．１２，１３，１５
，１６，１７は各々隣接する転送制御回路と蓄き込み要
求線２１゜２２．２３，２４，２５，２６，２７．２８
及び書き込み許可線３１．３２，３３，３４，３５゜３
６．３７．３８を介して図のごとく接続されている。こ
れら一対の信号線によって、入力されたデータは該デー
タの前の入力データが格納されたレジスタの手前のレジ
スタまで順次循環される。
入力端に位置する単位回路の書き込み要求線２１はＦＩ
ＦＯメモリの書き込み要求線となり、出力端に位置する
単位回路の書き込み許可線３８はＦＩＦＯメモリの読み
出し要求線になる。６１は選択装置であり、書き込み許
可線３１，３２゜３３．３４を入力として、設定装置６
６０指令によってこれらの信号線の信号のいずれかを書
き込み許可信号線５２に送出する。また、６３は選択装
置であり、嘗き込み要求線２５，２６，２７゜２８を入
力として、設定装置６６の指令によってこれらの信号線
の信号のいずれかを読み出し許可信号線５４に送出する
。
ＦＯメモリの書き込み要求線となり、出力端に位置する
単位回路の書き込み許可線３８はＦＩＦＯメモリの読み
出し要求線になる。６１は選択装置であり、書き込み許
可線３１，３２゜３３．３４を入力として、設定装置６
６０指令によってこれらの信号線の信号のいずれかを書
き込み許可信号線５２に送出する。また、６３は選択装
置であり、嘗き込み要求線２５，２６，２７゜２８を入
力として、設定装置６６の指令によってこれらの信号線
の信号のいずれかを読み出し許可信号線５４に送出する
。
選択装置６１が曹き込み許可信号として書き込み許可線
３ ’ａ上の信号を選択している場合、書き込み許可信
号線６２上の信号は最低１ワードの書き込みが許可され
ることを示す。同様にして選択装置６１が書き込み許可
線３２．３３上の信号を選択している場合、夫々最低２
ワード、或いは漫低３ワードの書き込みが許可されるこ
とを示す。
３ ’ａ上の信号を選択している場合、書き込み許可信
号線６２上の信号は最低１ワードの書き込みが許可され
ることを示す。同様にして選択装置６１が書き込み許可
線３２．３３上の信号を選択している場合、夫々最低２
ワード、或いは漫低３ワードの書き込みが許可されるこ
とを示す。
このようにして設定装置５６からの指令により、書き込
み許可信号線６２の意味する書き込み可能なワード数を
任意の値に設定することができる。
み許可信号線６２の意味する書き込み可能なワード数を
任意の値に設定することができる。
一方、選択装置６３が読み出し許可信号として書き込み
要求線２８上の信号を選択している場合、読み出し許可
信号線６４上の信号は最低１ワードの読み出しが許可さ
れることを示す。同様にして選択装置６３が葺き込み要
求線２７．２６上の信号を選択している場合、夫々最低
２ワード、或いは最低３ワードの読み出しが許可される
ことを示す。このようにして設定装置６６からの指令に
より、読み出し許可信号線５４の意味する読み出し可能
なワード数を任意の値に設定することができる。
要求線２８上の信号を選択している場合、読み出し許可
信号線６４上の信号は最低１ワードの読み出しが許可さ
れることを示す。同様にして選択装置６３が葺き込み要
求線２７．２６上の信号を選択している場合、夫々最低
２ワード、或いは最低３ワードの読み出しが許可される
ことを示す。このようにして設定装置６６からの指令に
より、読み出し許可信号線５４の意味する読み出し可能
なワード数を任意の値に設定することができる。
本発明は、以上述べた実施例に限定されるものではなく
多数の変形が可能である。選択装置５１゜６３の入力と
しては任意の位置、任意の数が考えられる。用途によっ
ては、一本の選択装置のみが必要である場合も考えられ
る。このような場合、選択装置６３が不要であれば書き
込み要求線２８を読み出し許可信号線５４として使用し
、選択装置５１が不要であれば書き込み許可線３１を書
き込み許可信号線として使用する。本発明の本質は、選
択装置５１．５３及び設定装置６５によって書き込み許
可信号線５２、または読み出し許可信号線５４の意味す
る転送可能なワード数を設定できる点にある。
多数の変形が可能である。選択装置５１゜６３の入力と
しては任意の位置、任意の数が考えられる。用途によっ
ては、一本の選択装置のみが必要である場合も考えられ
る。このような場合、選択装置６３が不要であれば書き
込み要求線２８を読み出し許可信号線５４として使用し
、選択装置５１が不要であれば書き込み許可線３１を書
き込み許可信号線として使用する。本発明の本質は、選
択装置５１．５３及び設定装置６５によって書き込み許
可信号線５２、または読み出し許可信号線５４の意味す
る転送可能なワード数を設定できる点にある。
発明の効果
以上のように本発明によれば、予め定められたワード数
を基準にした転送許可信号を出力でき、外部に対して任
意の多ワードデータの転送を促すことができる高機能な
ＦＩＦＯメモリを実現することができる。
を基準にした転送許可信号を出力でき、外部に対して任
意の多ワードデータの転送を促すことができる高機能な
ＦＩＦＯメモリを実現することができる。
図は本発明の一実施例におけるＦＩＦＯメモリの構成を
示すブロック図である。 １・〜７・甲・・・・・レジスタ、１１〜１７・・・・
・転送ｆｆｔｌＪ御回路、２ｏ〜２８・・・・・書き込
み要求線、３１〜３８・・・・・・書き込み許可線、５
１．５３・−・山選択装置、５６・・・・・・設定装置
。
示すブロック図である。 １・〜７・甲・・・・・レジスタ、１１〜１７・・・・
・転送ｆｆｔｌＪ御回路、２ｏ〜２８・・・・・書き込
み要求線、３１〜３８・・・・・・書き込み許可線、５
１．５３・−・山選択装置、５６・・・・・・設定装置
。
Claims (2)
- （１）入力及び出力を備えたレジスタと、書き込み要求
入力線、書き込み要求出力線、書き込み許可入力線、書
き込み許可出力線を備え前記レジスタの書き込み制御を
行う転送制御回路とを１つの単位回路とし、この単位回
路を、前記レジスタの入力、前記書き込み要求入力線、
前記書き込み許可出力線が夫々隣接する単位回路のレジ
スタの出力、書き込み要求出力線、書き込み許可入力線
に接続されるように複数個縦続に結合してなる記憶装置
と、外部に対して書き込み許可信号を出力する第１の制
御装置と、外部に対して読み出し許可信号を出力する第
２の制御装置とを備え、前記第１の制御装置が、前記複
数の書き込み要求出力線のうちの少なくとも２本以上を
入力とし、出力が書き込み許可信号となる選択装置と、
この選択装置の動作を設定する設定手段を含んでなる先
入れ先出し記憶装置。 - （２）入力及び出力を備えたレジスタと、書き込み要求
入力線、書き込み要求出力線、書き込み許可入力線、書
き込み許可出力線を備え前記レジスタの書き込み制御を
行う転送制御回路とを１つの単位回路とし、この単位回
路を、前記レジスタの入力、前記書き込み要求入力線、
前記書き込み許可出力線が夫々隣接する単位回路のレジ
スタの出力、書き込み要求出力線、書き込み許可入力線
に接続されるように複数個縦続に結合してなる記憶装置
と、外部に対して書き込み許可信号を出力する第１の制
御装置と、外部に対して読み出し許可信号を出力する第
２の制御装置とを備え、前記第２の制御装置が、前記複
数の書き込み許可出力線のうちの少なくとも２本以上を
入力とし、出力が読み出し許可信号となる選択装置と、
この選択装置の動作を設定する設定手段を含んでなる先
入れ先出し記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62061530A JPS63228488A (ja) | 1987-03-17 | 1987-03-17 | 先入れ先出し記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62061530A JPS63228488A (ja) | 1987-03-17 | 1987-03-17 | 先入れ先出し記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63228488A true JPS63228488A (ja) | 1988-09-22 |
Family
ID=13173749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62061530A Pending JPS63228488A (ja) | 1987-03-17 | 1987-03-17 | 先入れ先出し記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63228488A (ja) |
-
1987
- 1987-03-17 JP JP62061530A patent/JPS63228488A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5133062A (en) | RAM buffer controller for providing simulated first-in-first-out (FIFO) buffers in a random access memory | |
| JP3598321B2 (ja) | 異なる周波数で動作するバス間でやりとりされるバッファリングデータ | |
| EP0241129A2 (en) | Addressing arrangement for a RAM buffer controller | |
| US4884192A (en) | Information processor capable of data transfer among plural digital data processing units by using an active transmission line having locally controlled storage of data | |
| JPS58225432A (ja) | 要求バツフア装置 | |
| EP0479702A2 (en) | System for transferring data between buses, using direct memory access devices | |
| US5944788A (en) | Message transfer system and control method for multiple sending and receiving modules in a network supporting hardware and software emulated modules | |
| US6571301B1 (en) | Multi processor system and FIFO circuit | |
| US7240144B2 (en) | Arbitration of data transfer requests | |
| JPS63228488A (ja) | 先入れ先出し記憶装置 | |
| JPS6027976A (ja) | 先入先出メモリ装置 | |
| JP2000003332A (ja) | 双方向バスサイズ変換回路 | |
| JP2734581B2 (ja) | 入出力制御装置の制御方式 | |
| JP3057754B2 (ja) | メモリ回路および分散処理システム | |
| JP2594611B2 (ja) | Ｄｍａ転送制御装置 | |
| JPH01119823A (ja) | 先入れ先出し記憶装置 | |
| JPH04333950A (ja) | 情報処理システム | |
| JPS6024976B2 (ja) | メモリ・アクセス制御方式 | |
| JPS6252342B2 (ja) | ||
| JPS58189719A (ja) | デ−タ転送制御方式 | |
| JPS61211774A (ja) | ベクトル処理装置 | |
| JPH0652516B2 (ja) | バス・インターフェース装置 | |
| JPH0512219A (ja) | プロセス転送方式 | |
| JPH02257356A (ja) | マルチプロセッサシステムのデータ転送方法 | |
| JPS62209792A (ja) | Ｆｉｆｏ回路 |