JPS62209792A - Ｆｉｆｏ回路 - Google Patents
Ｆｉｆｏ回路Info
- Publication number
- JPS62209792A JPS62209792A JP61051367A JP5136786A JPS62209792A JP S62209792 A JPS62209792 A JP S62209792A JP 61051367 A JP61051367 A JP 61051367A JP 5136786 A JP5136786 A JP 5136786A JP S62209792 A JPS62209792 A JP S62209792A
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- Japan
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- shift register
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- Pending
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- 238000013500 data storage Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 14
- 230000006870 function Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ＦＩＦＯ回路において、メモリとしてシフトレジスタも
しくはメモリセルアレイを用いデータの書込みおよび読
出しには書込み用シフトレジスタおよび読出し用シフト
レジスタを用いることによってＦＩＦＯの高速化と大容
量化を図ったＦＩＦＯ回路である。
しくはメモリセルアレイを用いデータの書込みおよび読
出しには書込み用シフトレジスタおよび読出し用シフト
レジスタを用いることによってＦＩＦＯの高速化と大容
量化を図ったＦＩＦＯ回路である。
本発明は記憶制御方式に関し、特に先に書き込まれた内
容はど先に読み出される先入れ先出し方式（ｆｉｒｓｔ
−ｉｎ−ｆｉｒｓｔ −ｏｕｔ、 ＦＩＦＯ）の回路に
関する。
容はど先に読み出される先入れ先出し方式（ｆｉｒｓｔ
−ｉｎ−ｆｉｒｓｔ −ｏｕｔ、 ＦＩＦＯ）の回路に
関する。
〔従来の技術及び発明が解決しようとする問題点〕情報
の流れを一時的に格納し処理の時間待ちをさせるための
ＦＩＦＯ回路は、通常ランダムアクセスメモリ （ＲＡ
Ｍ）とカウンタ、コンパレータ、マルチプレクサ等を組
み合せて構成する。第４図は従来のＦＩＦＯ回路の概略
構成図である。この回路は、カウンタにより指定された
アドレスに書込みデータＤＩが順次に書き込まれ、読出
しカウンタにより指定されたアドレスから読出しデータ
ＤＯが順次に読み出される。この場合に、データは書き
込まれた順序に常に先頭データから読み出される。即ち
、各カウンタは書込みアドレスおよび読出しアドレスを
カウント値で記憶する。
の流れを一時的に格納し処理の時間待ちをさせるための
ＦＩＦＯ回路は、通常ランダムアクセスメモリ （ＲＡ
Ｍ）とカウンタ、コンパレータ、マルチプレクサ等を組
み合せて構成する。第４図は従来のＦＩＦＯ回路の概略
構成図である。この回路は、カウンタにより指定された
アドレスに書込みデータＤＩが順次に書き込まれ、読出
しカウンタにより指定されたアドレスから読出しデータ
ＤＯが順次に読み出される。この場合に、データは書き
込まれた順序に常に先頭データから読み出される。即ち
、各カウンタは書込みアドレスおよび読出しアドレスを
カウント値で記憶する。
このような構成ではＦＩＦＯのデータ容量が増大するに
つれて書込み／続出しアドレス・カウンタのビット数が
増え、これに伴い動作速度が遅くなるという問題がある
。従って、従来のカウンタを用いる方法では大容量のデ
ータ処理には限度があり、かつアドレスデコーダも必要
である。
つれて書込み／続出しアドレス・カウンタのビット数が
増え、これに伴い動作速度が遅くなるという問題がある
。従って、従来のカウンタを用いる方法では大容量のデ
ータ処理には限度があり、かつアドレスデコーダも必要
である。
Ｃ問題点を解決するための手段および作用〕本発明は上
述の問題点を解消したＦＩＦＯ回路を提供することにあ
り、その手段は、先に書き込まれたデータを先に読み出
す先入れ先出し方式に用いるＦＩＦＯ回路において、デ
ータを記憶する記憶用シフトレジスタ・アレイと、デー
タの読出し位置を制御卸する読出し位置用シフトレジス
タおよびデータの書込み位置を制御する書込み位置用シ
フトレジスタのいずれか一方とを具備することを特徴と
し、さらに本発明によれば、データを記憶するメモリセ
ルアレイと、データの読出し位置を制御する読出し位置
用シフトレジスタと、データの書込み位置を制御する書
込み位置用シフトレジスタとを具備することを特徴とす
る。
述の問題点を解消したＦＩＦＯ回路を提供することにあ
り、その手段は、先に書き込まれたデータを先に読み出
す先入れ先出し方式に用いるＦＩＦＯ回路において、デ
ータを記憶する記憶用シフトレジスタ・アレイと、デー
タの読出し位置を制御卸する読出し位置用シフトレジス
タおよびデータの書込み位置を制御する書込み位置用シ
フトレジスタのいずれか一方とを具備することを特徴と
し、さらに本発明によれば、データを記憶するメモリセ
ルアレイと、データの読出し位置を制御する読出し位置
用シフトレジスタと、データの書込み位置を制御する書
込み位置用シフトレジスタとを具備することを特徴とす
る。
第１図（ａｌは本発明に係るＦＩＦＯ回路の一実施例プ
ロツク図、第１図ｔｂ＋は記憶用シフトレジスタアレイ
の部分詳細ブロック図である。第１図（ａｌにおいて、
１１は読出し位置選択用シフトレジスタ、＋２はデータ
記憶用シフトレジスタ・アレイ、１３は読出し選択線で
ある。ＤＩは例えば８ビツトのデータ入力、Ｄｏはデー
タ出力であり、シフトレジスタＩ２の中を矢印方向にシ
フトしていくものとする。第１図ｆｂｌはシフトレジス
タ１２の部分構造を示し、ＳＲＣはシフトレジスタセル
、ＤＢはデータバスである。
ロツク図、第１図ｔｂ＋は記憶用シフトレジスタアレイ
の部分詳細ブロック図である。第１図（ａｌにおいて、
１１は読出し位置選択用シフトレジスタ、＋２はデータ
記憶用シフトレジスタ・アレイ、１３は読出し選択線で
ある。ＤＩは例えば８ビツトのデータ入力、Ｄｏはデー
タ出力であり、シフトレジスタＩ２の中を矢印方向にシ
フトしていくものとする。第１図ｆｂｌはシフトレジス
タ１２の部分構造を示し、ＳＲＣはシフトレジスタセル
、ＤＢはデータバスである。
シフトレジスタ・アレイ１２は、データの書込みをシフ
ト動作でシリアルに行い、読出しをランダムに行うレジ
スタ・アレイである。データの読出し位置の選択は読出
し選択線１３を用いて行ない、これにはシフトレジスタ
１１の出力が接続されている。この読出し位ｙｔｔＭ択
用シフトレジスタ１１の値は特定の１ビツトのみが“１
″であり、他のすべてのビットは“Ｏ”をとるように制
御する。このシフトレジスタは双方向にシフトすること
ができるものとする。
ト動作でシリアルに行い、読出しをランダムに行うレジ
スタ・アレイである。データの読出し位置の選択は読出
し選択線１３を用いて行ない、これにはシフトレジスタ
１１の出力が接続されている。この読出し位ｙｔｔＭ択
用シフトレジスタ１１の値は特定の１ビツトのみが“１
″であり、他のすべてのビットは“Ｏ”をとるように制
御する。このシフトレジスタは双方向にシフトすること
ができるものとする。
ＦＩＦＯ動作は次の如く制御される。即ち、初期段階と
して読出し位置選択用シフトレジスタ１１に“１，０．
０・・・０．０″をセットする。ここで“１″は書込ま
れたデータの読み出すべき先頭位置を示している。次に
データ続出し動作では、“１”の位置を読出したあと、
読出し位置選択用シフトレジスタ１１の値を読出し信号
Ｒによって１ビツト左ヘシフトする。即ち、次に読出す
べき位置に“１”をシフトしておく。その際、右端のシ
フト入力へは“０”を入力する。これはシフトレジスタ
１１は双方向シフト機能を有するため可能である。そし
てデータの書込みは、例えば８ビツトであれば図示の如
くデータ記憶用シフトレジスタ１２の各列のデータを書
込み信号Ｗにより１ビツトづつ右ヘシフトして左端から
新しいデータを書き込むと共にシフトレジスタ１１を１
ビツトづつ右ヘシフトする。この際、左端のシフト入力
へは順次ＭＯ”を入力する。
して読出し位置選択用シフトレジスタ１１に“１，０．
０・・・０．０″をセットする。ここで“１″は書込ま
れたデータの読み出すべき先頭位置を示している。次に
データ続出し動作では、“１”の位置を読出したあと、
読出し位置選択用シフトレジスタ１１の値を読出し信号
Ｒによって１ビツト左ヘシフトする。即ち、次に読出す
べき位置に“１”をシフトしておく。その際、右端のシ
フト入力へは“０”を入力する。これはシフトレジスタ
１１は双方向シフト機能を有するため可能である。そし
てデータの書込みは、例えば８ビツトであれば図示の如
くデータ記憶用シフトレジスタ１２の各列のデータを書
込み信号Ｗにより１ビツトづつ右ヘシフトして左端から
新しいデータを書き込むと共にシフトレジスタ１１を１
ビツトづつ右ヘシフトする。この際、左端のシフト入力
へは順次ＭＯ”を入力する。
第１図（ｂ）において、各シフトレジスタセル５ＩＩＣ
のデータはコントローラ（図示せず）から送られるシフ
トクロック５ＣＬＫによって第１図（８１に示すように
矢印方向にシフトされる。読出し選択線１３が選択され
て“１”がたつとシフトレジスタセルＳＲＣのデータは
読出しデータバスＤＢを介して出力される。この場合、
列方向のセルＳＲＣのデータも一斉に各データバスＤＢ
から読み出される。
のデータはコントローラ（図示せず）から送られるシフ
トクロック５ＣＬＫによって第１図（８１に示すように
矢印方向にシフトされる。読出し選択線１３が選択され
て“１”がたつとシフトレジスタセルＳＲＣのデータは
読出しデータバスＤＢを介して出力される。この場合、
列方向のセルＳＲＣのデータも一斉に各データバスＤＢ
から読み出される。
ここでシフトレジスタセルＳＲＣのＤはシフト入力を、
Ｑはシフト出力を示す。
Ｑはシフト出力を示す。
第２図（ａｌは本発明に係るＦＩＦＯ回路の他の実施例
ブロック図、第２図山）は記憶用シフトレジスタ・アレ
イの部分詳細ブロック図であ。第２図（ａｌにおいて、
２１は書込み位置選択用シフトレジスタ、２２はデータ
記憶用シフトレジスタ・アレイ、２３は書込み選択線で
ある。第２図（ｂ）はシフトレジスタ２２の部分構造を
示し、ＳＲＣはシフトレジスタセル、ＤＢはデータバス
である。
ブロック図、第２図山）は記憶用シフトレジスタ・アレ
イの部分詳細ブロック図であ。第２図（ａｌにおいて、
２１は書込み位置選択用シフトレジスタ、２２はデータ
記憶用シフトレジスタ・アレイ、２３は書込み選択線で
ある。第２図（ｂ）はシフトレジスタ２２の部分構造を
示し、ＳＲＣはシフトレジスタセル、ＤＢはデータバス
である。
シフトレジスタ・アレイ２２はデータの読出しをシフト
動作でシリアルに行い、書込みをランダムに行うレジス
タアレイである。データの書込み位置の選択は書込み選
択線２３を用いて行ない、これには書込み位置選択用シ
フトレジスタ２１の出力が接続されている。このレジス
タ２１の値は特定の１ビツトのみが“１″であり他のす
べてのビットは“０”をとるように制御する。このシフ
トレジスタは双方向にシフトすることができるものとす
る。
動作でシリアルに行い、書込みをランダムに行うレジス
タアレイである。データの書込み位置の選択は書込み選
択線２３を用いて行ない、これには書込み位置選択用シ
フトレジスタ２１の出力が接続されている。このレジス
タ２１の値は特定の１ビツトのみが“１″であり他のす
べてのビットは“０”をとるように制御する。このシフ
トレジスタは双方向にシフトすることができるものとす
る。
ＦＩＦＯ動作は以下の如くなる。即ち、初期段階として
書込み位置選択用シフトレジスタ２１に“ＯＯ・・・０
０１”をセットする。即ち、“１″はデータの書き込ま
れるべき位置を示している。次にデータ読出しはデータ
を読出したあとデータ記憶用シフトレジスタ２２の内容
を１ビツト右へ出力側にシフトするとともにシフトレジ
スタ２１の値を１ビツト右へシフトする。その際左端の
シフト入力へは読出し信号Ｒにより“０”を入力する。
書込み位置選択用シフトレジスタ２１に“ＯＯ・・・０
０１”をセットする。即ち、“１″はデータの書き込ま
れるべき位置を示している。次にデータ読出しはデータ
を読出したあとデータ記憶用シフトレジスタ２２の内容
を１ビツト右へ出力側にシフトするとともにシフトレジ
スタ２１の値を１ビツト右へシフトする。その際左端の
シフト入力へは読出し信号Ｒにより“０”を入力する。
そしてデータの書込みは“１”にデータを書込んだあと
シフトレジスタ２１を書込み信号ＷによりＩビット左ヘ
シフトして順次に書き込むと共に右端のシフＩ・入力へ
は０”を入力する。
シフトレジスタ２１を書込み信号ＷによりＩビット左ヘ
シフトして順次に書き込むと共に右端のシフＩ・入力へ
は０”を入力する。
第２図ｆｂｌにおいて、各シフトレジスタセルＳＲＣの
データは読出しシフトクロック５ＣＬＫにより矢印方向
にシフトされシフトレジスタセルＳＲＣには書込み信号
Ｗ Ｅ４：よって書込みデータバスＤＢを介して書込み
データＤＩが書込まれる。ここでシフトレジスタセルＳ
ＲＣにおいて、Ｓ■はシフト入力でありＱはシフト出力
である。
データは読出しシフトクロック５ＣＬＫにより矢印方向
にシフトされシフトレジスタセルＳＲＣには書込み信号
Ｗ Ｅ４：よって書込みデータバスＤＢを介して書込み
データＤＩが書込まれる。ここでシフトレジスタセルＳ
ＲＣにおいて、Ｓ■はシフト入力でありＱはシフト出力
である。
第３図（ａｌは本発明に係るＦＩＦＯ回路のさらに他の
実施例ブロック図、第３図（ｂｌはメモリセル・アレイ
の部分詳細ブロック図である。第３図＋ａｌにおいて、
３１は読出し位置選択用シフトレジスタ、３２はメモリ
セル・アレイ、３３は書込み位置選択用シフトレジスタ
、３４は読出し選択線、３５は書込み選択線である。
実施例ブロック図、第３図（ｂｌはメモリセル・アレイ
の部分詳細ブロック図である。第３図＋ａｌにおいて、
３１は読出し位置選択用シフトレジスタ、３２はメモリ
セル・アレイ、３３は書込み位置選択用シフトレジスタ
、３４は読出し選択線、３５は書込み選択線である。
データ記憶用のメモリセル・アレイ３２はデータシフト
の機能はないがデータの読出しと書込みを独立して行え
る。読出し位置や書込み位置の選択は読出し選択線３４
と書込み選択線３５を用いて行なう。読出し選択線３４
にはシフトレジスタ３１の出力が接続されている。また
、書込み選択線３５にはシフトレジスタ３３の出力が接
続されている。読出し選択用および書込み選択用の両シ
フトレジスタの値は、特定の１ビツトのみが“１″であ
り他のすべてのビットは“Ｏ″をとるように制御する。
の機能はないがデータの読出しと書込みを独立して行え
る。読出し位置や書込み位置の選択は読出し選択線３４
と書込み選択線３５を用いて行なう。読出し選択線３４
にはシフトレジスタ３１の出力が接続されている。また
、書込み選択線３５にはシフトレジスタ３３の出力が接
続されている。読出し選択用および書込み選択用の両シ
フトレジスタの値は、特定の１ビツトのみが“１″であ
り他のすべてのビットは“Ｏ″をとるように制御する。
即ち、いずれも“１”の位置が書込みあるいは読出し位
置を示している。これらのシフトレジスタはデータが巡
回的にシフトするように右端のシフト出力を左端のシフ
ト入力を接続する。
置を示している。これらのシフトレジスタはデータが巡
回的にシフトするように右端のシフト出力を左端のシフ
ト入力を接続する。
ＦＴＦＯ動作は次の如く制御する。即ち、初期段階とし
て読出し選択用シフトレジスタ３１と書込み位置選択用
シフトレジスタ３３に共に°′１０・・・０００″をセ
ットする。データ読出し動作では読出し信号Ｒにより読
出したあと読出し位置選択用シフトレジスタ３１を１ビ
ツト右ヘシフトして順次に読出しを行う。またデータの
書込み動作では書込み信号Ｗによりデータを書込んだあ
と、書込み位置選択用シフトレジスタ３３を１ビツト右
ヘシフトして順次に書き込みを行う。
て読出し選択用シフトレジスタ３１と書込み位置選択用
シフトレジスタ３３に共に°′１０・・・０００″をセ
ットする。データ読出し動作では読出し信号Ｒにより読
出したあと読出し位置選択用シフトレジスタ３１を１ビ
ツト右ヘシフトして順次に読出しを行う。またデータの
書込み動作では書込み信号Ｗによりデータを書込んだあ
と、書込み位置選択用シフトレジスタ３３を１ビツト右
ヘシフトして順次に書き込みを行う。
第３図（ｂ）において、メモリセルＭＣのＤはシフト入
力、Ｑはシフト出力、ＷＥは書込み信号である。書込み
選択線３５が“１”となり選択された書込み信号ＷＥに
よりシフト人力りを介してデータＤＩが書込まれ、読出
し信号によって読出し選択線３４が選択されるとデータ
はデータバスＤＢを介して出力される。書込み信号およ
び読出し信号の供給タイミングは別途の制御回路（図示
せず）により行われる。
力、Ｑはシフト出力、ＷＥは書込み信号である。書込み
選択線３５が“１”となり選択された書込み信号ＷＥに
よりシフト人力りを介してデータＤＩが書込まれ、読出
し信号によって読出し選択線３４が選択されるとデータ
はデータバスＤＢを介して出力される。書込み信号およ
び読出し信号の供給タイミングは別途の制御回路（図示
せず）により行われる。
本発明によれば、書込み位置選択用および続出し位置選
択用シフトレジスタを用いるのでＩ？ｒＦＯのデータ容
量が増大しても動作速度の高速化を実現することができ
大容量のデータ処理が可能なＦＩＦＯ回路を提供するこ
とができる。
択用シフトレジスタを用いるのでＩ？ｒＦＯのデータ容
量が増大しても動作速度の高速化を実現することができ
大容量のデータ処理が可能なＦＩＦＯ回路を提供するこ
とができる。
第１図＋ａｌは本発明に係る一実施例ＦＩＦＯ回路構成
図、 第１図（ｂｌは第１図（ａｌのシフトレジスタアレイ部
分詳細図、 第２図（ａ）は本発明に係る他の実施例ＦＩＦＯ回路構
成図、 第２図（ｂｌは第２図（ａ）のシフトレジスタアレイ部
分詳ｍ図、 第３図ｆａｌは本発明に係るさらに他の実施例ＦＩＦＯ
回路構成図、 第３図（ｂｌは第３図（ａｌのメモリセルアレイ部分詳
細図、および、 第４図は従来のＦＩＦＯ回路構成図である。 〔符号の説明〕 １１．３１・・・読出し位置選択用シフトレジスタ、・
１２．２２・・・データ記憶用シフトレジスタ、１３
．３４・・・読出し線、 ２１．３３・・・書込み位置選択用シフトレジスタ、２
３．３５・・・書込み線。
図、 第１図（ｂｌは第１図（ａｌのシフトレジスタアレイ部
分詳細図、 第２図（ａ）は本発明に係る他の実施例ＦＩＦＯ回路構
成図、 第２図（ｂｌは第２図（ａ）のシフトレジスタアレイ部
分詳ｍ図、 第３図ｆａｌは本発明に係るさらに他の実施例ＦＩＦＯ
回路構成図、 第３図（ｂｌは第３図（ａｌのメモリセルアレイ部分詳
細図、および、 第４図は従来のＦＩＦＯ回路構成図である。 〔符号の説明〕 １１．３１・・・読出し位置選択用シフトレジスタ、・
１２．２２・・・データ記憶用シフトレジスタ、１３
．３４・・・読出し線、 ２１．３３・・・書込み位置選択用シフトレジスタ、２
３．３５・・・書込み線。
Claims (1)
- 【特許請求の範囲】 １、先に書き込まれたデータを先に読み出す先入れ先出
し方式に用いるＦＩＦＯ回路において、データを記憶す
る記憶用シフトレジスタ・アレイと、データの読出し位
置を制御する読出し位置用シフトレジスタおよびデータ
の書込み位置を制御する書込み位置用シフトレジスタの
いずれか一方とを具備することを特徴とするＦＩＦＯ回
路。 ２、先に書き込まれたデータを先に読み出す先入れ先出
し方式に用いるＦＩＦＯ回路において、データを記憶す
るメモリセルアレイと、データの読出し位置を制御する
読出し位置用シフトレジスタと、データの書込み位置を
制御する書込み位置用シフトレジスタとを具備すること
を特徴とするＦＩＦＯ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61051367A JPS62209792A (ja) | 1986-03-11 | 1986-03-11 | Ｆｉｆｏ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61051367A JPS62209792A (ja) | 1986-03-11 | 1986-03-11 | Ｆｉｆｏ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62209792A true JPS62209792A (ja) | 1987-09-14 |
Family
ID=12884968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61051367A Pending JPS62209792A (ja) | 1986-03-11 | 1986-03-11 | Ｆｉｆｏ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62209792A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01155596A (ja) * | 1987-11-09 | 1989-06-19 | Philips Gloeilampenfab:Nv | シリアルメモリ装置 |
-
1986
- 1986-03-11 JP JP61051367A patent/JPS62209792A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01155596A (ja) * | 1987-11-09 | 1989-06-19 | Philips Gloeilampenfab:Nv | シリアルメモリ装置 |
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