JPH0324844A - パケット転送方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はパケット転送方式に係り、特に受信したパケッ
トの内容を処理する受信処理装置や、そのパケットの内
容は処理しないがパケットの先頭にあるアドレス等によ
りパケットを行き先別（装置別）に振り分けるパケット
交換装置でのパケット転送方式に関する。

パケット通信システムにおいて、伝送路上のデータの転
送速度と受信処理装置のデータ処理部の処理速度が異な
ったり、パケット交換装置のパケット交換後の伝送速度
が異なったりすることが一般的である。そこで、伝送路
上のデータの転送速度は物理的なクロツク周波数とパケ
ットの発生頻度〈一定時間で何個のパケットが発生する
か〉で決定されることから、伝送路上のデータからパケ
ットの部分だけを検出し、そのパケットを一時蓄積する
ことにより、その後の装置に対しての持ち合わせ及び速
度変換（伝送するクロツク周波数の変換）の両方の機能
を実現するパケット転送方式が必要となる。

〔従来の技術〕

従来のパケット転送方式は第４図のブロック図に示す如
き構成であり、２面ＲＡＭ（ランダム・ア・クセス・メ
モリ〉を有する構成である。この２面ＲＡＭの構成は中
央処理装Ｈ（ＣＰＵ〉間通信によく使用される方法で、
アドレス対応で両面で同じ意味をもたせ、ＡというＣＰ
Ｕが伝えたい情報をアドレスＣに書き込み、ＢというＣ
ＰＵが面切替え後、同じアドレスＣを読むことでＡと８
とが情報を交換できるというものである。

第４図において、伝送路データからパケットの部分だけ
を検出し、それを抽出出力するパケット検出部１１から
パケットが入力されるのが上記した２面ＲＡＭ１２で、
同一容聞の２つのＲＡＭと、アドレス、データ等の２系
統の信号をそれら２つのＲＡＭに対して選択供給するた
めの２−→１セレクタとからなる。この２面ＲＡＭ１２
は他の装置に適用される２面ＲＡＭと同様な構成であり
、特別なものではない。

パケット検出部１１は伝送路上のデータのパケットの部
分を検出し、各パケット検出時点で夫々検出パルスを発
生し、各パケット検出終了時点で夫々終了パルスを出力
すると共に、パケットだけを２面ＲＡＭ１２へ供給する
。

パケット書き込みＩＪＩ［１部１３は上記の検出パルス
の入力によりパケット書き込みアドレス発生力ウンタ１
４のアドレスを歩進させると共に２面ＲＡＭ１２に書き
込み信号を入力し、また書き込みフラグを発生してパケ
ット読み出し＆１１１１１部１５に供給する。

パケット読み出し制御部１５は外部からのパケット転送
要求に基づき２面ＲＡＭ１２へ読み出し信弓を出力する
と共に、パケット読み出しアドレス発生カウンタ１６の
アドレスを歩進させる。

これにより、２面ＲＡＭ１２はパケット入力時は面ステ
ータス発生部１７からのセレクト信号により指定された
一方のＲＡＭ　（これを第１及び第２のＲＡＭのうち第
１のＲＡＭとする）に、前記書き込み信号及びパケット
書き込みアドレス発生カウンタ１４からのアドレス信号
に基づいて連続的にパケットを書き込む。この一方のＲ
ＡＭへの書き込みアドレスは、いくつものパケットに対
して連続的に発生される。

一方、パケット転送要求に基づき、２而Ｒ　Ａ　Ｍ１２
は上記の書き込み動作を行なっていない他方のＲＡＭ　
（すなわち、第２のＲＡＭ）の記憶パケットが、前記読
み出し信号及びパケット読み出しアドレス発生カウンタ
１６からのアドレス信号に基づいて、例えば一定周期で
読み出される。パケット読み出しＩｌｌＩ１１ｌｉ部１
５は上記の第２のＲ　Ａ　Ｍ　ｈ）らのパケットの読み
出しの終了を監視しており、読み出しが終了すると前記
書き込みフラグが入力されていないことを確認して而ス
テータス発生部１７へ面切替え指示を行なう。

これにより、面ステータス発生部１７は２面ＲＡＭ１２
八面ステータスを出力し、それまで読み出し動作を行な
っていた第２のＲＡＭをパケット書き込み用に、またそ
れまで書き込み動作を行なっていた第１のＲＡＭを読み
出し用に面切替えする。また、変化点検出部１８は面ス
テータス発生部１７からの面ステータスの変化点を検出
し、パケット重き込みアドレス発生カウンタ１４をリセ
ットし、次の面の先頭アドレス〈第２のＲＡＭの先頭ア
ドレス〉からパケットを書き込める状態とする。

なお、第１及び第２のＲＡＭの各メモリ容量は読み出し
側の処理速度で決定され、書き込み側でオーバー７口−
してパケットを脱落させないように決定される。近年の
半導体技術の進歩により大容量メモリが比較的小規模で
実現でき、オーバーフロー等の問題は容易に解決できる
ようになっている。

従って、例えばパケット検出部１１から第５図＜Ａ）に
示す如くパケットが出力され、同図（Ｂ）に示す如きタ
イミングで読み出し終了による面切替え要求がされた場
合は、面ステータスは同図（Ｃ）に示す如く変化し、Ｙ
区間でＡ，Ｂ，Ｃのパケットが読み出され、Ｚ区間でＤ
，Ｅ．Ｆ．Ｇ，口が読み出される。

このように、従来は２面ＲＡＭ１２にパケットを一時蓄
積し、その後の装置に対しての待ち合わせ及び速度変換
を行なっており、その際、２面ＲＡＭ１２の面切替えは
読み出し側の制御に委ねられ、読み出し側のＲＡＭに読
み出すべきパケットがすべて無くなってから面切替えを
行なっていた。

（発明が解決しようとする課題） しかるに、従来は２面ＲＡＭ構成であるため、書き込み
動作中のＲＡＭを面切替えにより読み出し動伯側に切替
えると、１ぎ込み中のパケットを破壊してしまうことに
なるから、これを防止するためにパケット読み出し制御
部１５がパケット読み出し終了による面切替え要求が第
５図（Ｂ）にｂｌ　，ｂ２　，ｂ３で示す如くあっても
、書き込みフラグが存在する時の要求ｂ　Ｉ　＊　ｂ　
３は書き込みフラグが存在しなくなるまで面切替え指丞
を出さないように、面切替えのタイミングを意識しなけ
ればならず、制御が複雑であった。

また従来は面切替えの度にパケット書き込みアドレス発
生カウンタ１４をリセットしなければならず、更に２面
ＲＡＭ１２の容量、及びアドレス発生カウンタ１４．１
６のビット数もパケット発生最頻時に備え、かなり大き
な値を設定しなければならず、ハードウエア規模の増大
を招いていた。

本発明は以上の点に鑑みてなされたもので、簡単な制御
で、しかもハードウエア規模を増加させることなくパケ
ット転送を行なうことができるパケット転送方式を提供
することを目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理ブロック図を示す。同図中、２１
はパケット検出部で、伝送路上のデータからパケットの
部分を検出し、そのパケットを抽出出力する。２２はデ
ュアルポートメモリで、上記の検出パケットを一時蓄積
する。

２３は書き込み制御手段で、デュアルポートメモリ２２
にパケットを書ぎ込ませる．２４は読み出し制御手段で
、パケット転送要求に基づき、デュアルポートメモリ２
２からその記憶パケットを読み出させる。このデュアル
ポートメモリ２２の読み出しは、書き込み動作に無関係
に行なわれる。

〔作用〕

デュアルポートメモリ２２はデータ入出力端子及びアド
レス信号入力端子のボートを２系統有し、双方のボート
から独立してアクセス可能なメモリである。従って、デ
ュアルポートメモリ２２は書き込み制御手段２３による
パケット書き込み動作を行なっている期間中にも、読み
出し制御手段２４によりその記憶パケットを読み出すこ
とができる。

従って、本発明ではデュアルポートメモリ２２の書き込
み側と読み出し側との間でタイミングを取り合う必要が
なくなり、読み出し側で面切替えのタイミングの意識が
全く不要になる。

〔実施例〕

第２図は本発明方式の一実施例のブロック図を示す。同
図中、第１図と同一構或部分には同一符号を付してある
。第２図において、２６はバケツト書き込みｔｉ１ｗ部
、２７はパケット書き込みアドレス発生カウンタで、こ
れらは書き込み制御手段２３を構威している。パケット
書き込み制御部２６はパケット検出部２１よりパケット
の検出パルスが入力される毎にパケット書き込みアドレ
ス発生カウンタ２７を歩進させ、１つのパケットの検出
から検出終了までの間、書き込み信号を出力する。

２８はデュアルポートメモリ２２を構成するデュアルボ
ートＲＡＭで、例えば富士通株式会社のＭ　Ｂ　８４２
２が使用される。このデュアルボートＲＡＭ２８はパケ
ット検出部２１から、例えば第３図（Ａ）に示す如きタ
イミングで入力されるパケットを、パケット書き込み制
御部２６からの同図（Ｂ）に示ずパケット書き込みパル
スに基づいて、パケット書き込みアドレス発生カウンタ
２７から指示されたアドレスに棗き込む。なお、第３図
（Ｃ）はパケット終了パルスを示す。

一方、２９はパケット読み出しｔＩＩ１ｌＫ１部、３０
はパケット読み出しアドレス発生カウンタで、これらＬ
ｔＨみ出し制御手段２４を構成しており、パケット読み
出し！ＩＪａｌｌｌｌｉＢ２９にパケット転送要求があ
ると、デュアルボートＲ　Ａ　Ｍ　．２　８へ読み出し
信号を出力すると共にパケット読み出しアドレス発生カ
ウンタ３０をアドレス歩進する。これにより、デュアル
ボートＲＡＭ２８は例えばパケット転送要求が一定周期
で入力され、かつ、その一要求に対して１個のパケット
を送出する場合は、第３図（Ｄ）に示す如き読み出し信
号に基づいて、パケット読み出しアドレス発生カウンタ
３ｏがら指示されたアド１ノスより第３図（Ｅ）に模式
的に示す如くバケッｉ・を読み出′ｒＪａ このように、本実施例によれば、デｌアルボートＲＡＭ
２８は第３図からわかるように、例えばパケットＣを書
き込んでいる期間中にパケットＡを読み出しており、書
き込み動作と読み出し動作が独立して行なわれるため、
面切替えの意識は読み出し側にとって全く不要となるた
め、ｖ１御が簡単となる。

しかも、面切替えが不要であることがら、バクット書き
込みアドレス発生カウンタ２７を従来のようにリセット
することは必要なくなり、パケット書き込みアドレス発
生カウンタ２７は初期化時にリセットするだけでその後
はアドレス歩進のみを行ない、サイクリックに動作する
。サイクリックの動作はカウンタ本来の動作であり、Ｏ
→リップルキャリー→０というように、設定したビット
数を数え終るとカウンタ値が０に戻ることである。

同様に、パケット読み出しアドレス発生カウンタ３０も
サイクリックに動作する。

なお、本発明は上記の実施例に限定されるものではなく
、例えば第２図の読み出し側でパケット検出側に何かを
通知するために情報の悲き込みを行なうといった構成も
可能である。

〔発明の効果〕

上述の如く、本発明によれば、パケットの読み出し側で
而切替えのタイミングの意識が全く不要になるため、簡
単なｌＩ１１御でパケット転送ができ、また書ぎ込み側
と読み出し側の各アドレスカウンタがサイクリックな動
作を行なうようにできるため、パケットの発生頻度と読
み出し後の伝送レートにも関係するが、同条件であれば
従来方式に比べハードウェアの規模を縮小−することが
できる等の特長を有するものである。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明方式の−実施例のブロック図、第３図は
第２図の動作説明用タイムチャート、第４図は従来方式
の一例の１０ツク図、第５図は従来方式の動作説明用タ
イムチャートである。 図において、 ２１はパケット検出部、 ２２はデュアルボート・メモリ、 ２３は書ぎ込み制御手段、 ２４は読み出し制御手段 を示す。 ω　　　０

Claims (1)

1. 【特許請求の範囲】 伝送路上のデータからパケット部分を検出し、該パケッ
   トを抽出出力するパケット検出部（２１）と、 該パケット検出部（２１）からのパケットを一時蓄積す
   るデュアルポートメモリ（２２）と、該パケット検出部
   （２１）からの検出信号に基づき、該デュアルポートメ
   モリ（２２）に該パケットを書き込ませる書き込み制御
   手段（２３）と、パケット転送要求に基づき、該デュア
   ルポートメモリ（２２）からその記憶パケットをその書
   き込み動作に無関係に読み出す読み出し制御手段（２４
   ）と、 からなることを特徴とするパケット転送方式。