JPS63267060A - 画情報バツフア制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ファクシミリの記録部に高速電子写真プリン
タを用いるとき等に適用される画像バッファ制御方法に
関する。

従来の技術 通常、ファクシミリと、高速電子写真プリンタ（以下プ
リンタと称する）を接続する場合、プリンタへの画情報
データの転送は高速（約１０Ｍビット／秒）かつ一定で
なければならないのに対して、ファクシミリからの転送
は不規則でプリンタに比べ低速（約４Ｍビット／秒）な
ため、一度１ページの画情報データをバッファメモリに
蓄積することによって速度変換を行なう必要がある。こ
の場合、バッファ・メモリは８４版の原稿で約３Ｍバイ
ト必要とする。

第３図は従来のこの種の画像バッファ制御方法の一例（
以下、従来例１という）が適用される画像処理装置を示
すブロック図である。

この画像処理装置では、高速変換をダイレクト・メモリ
・アクセス・コントローラ１０（以下ＤＭＡＣと称する
）によって行ない、１ペ一ジ分の画情報データをファク
シミリ２１から画情報入力制御回路１２を経由して画情
報データ・バッファ・メモリ１３へ送ってこれを一時蓄
積し、その後、一時蓄積した１ペ一ジ分の画情報データ
を画情報出力制御回路１５を経由してプリンタがへ出力
している０ここで画情報データ・バッファ・メモリ１３
の管理はマイクロ・プロセッサ１６が行なう。

また、第４図は他の従来の画像バッファ制御方法（以下
、従来例２という）が適用される画像処理装置を示すブ
ロック図である。この画像処理装置ではバッファ・メモ
リＵの制御をマイクロコン−ピユータ加のバス２００を
使用せず、ハードウェアで行なう。この場合ファックス
２１がら送られた画情報データは画情報バッファ制御回
路器によって制御されて画情報入力制御回路ｎを経由し
て、ＤＲＡＭコントローラ及びＤＲＡＭからなるバッフ
ァ・メモリＵへ送られてそのバッファ・メモリ冴に１ペ
一ジ分蓄積され、その後、画情報出力制御回路５を経由
してプリンタあに出力される。

画情報バッファ制御回路乙の詳細を第５図に示す０ この画情報バッファ制御回路乙は、全体のタイミングと
マイクロプロセッサ加とのインターフェースをするタイ
ミング制御回路（９）と、画情報入力制御回路ηとのハ
ンドシェーク信号ＲＥＱＩＮ４１６、ＡＣＫＩＮ４１７
、ＲＥＱＯＵＴ４１８およびＡＣＫＯＵＴ４１９の選択
をする選択回路２１と、選択回路２１で選択されたハン
ドシェーク信号を取込み、サンプルクロック３０４に従
ってバッファ・メモリ冴に対するチップ選択信号ＣＳ　
３０５を発生するメモリ読み書き制御回路３２と、バッ
ファメモリ列に対するアドレス信号３０６を更新するア
ドレス・カウンタおと、バッファ・メモリ冴の使用量を
監視し、その状態によって画情報の人出力を制御する信
号であるメモリ・エンプティ４０４およびメモリ・フル
４０５を発生するメモリ使用量判定回路４５とを備えて
いる。

発明が解決しようとする問題点　　　　゛しかじ、上述
した従来の画情報バッファ制御方法を高速電子写真プリ
ンタに応用する場合、次の様な問題を生じる。

従来例１の場合、高速電子写真プリンタの記録速度に適
合させるには現在市販されている汎用ＣＰＵやＤＭＡＣ
では実現困難である。

また、従来例２の場合、従来例１の欠点は無いが、ペー
ジ間にムダ時間が発生する。

上述問題は以下の理由で生ずる。

従来例１の場合、高速電子写真プリンタには画信号ｌラ
イフ４０９６ピツトを０．５〜１ｍ秒で転送しなければ
ならない。これは１バイト当シのアクセス時間として１
〜２μ秒である。しかも、ページ間のムダ時間を無くす
為には、同時に書込みと読出しを動作させなければなら
ないので、全体として１バイト当り０．５〜１μ秒のア
クセス時間が必要とな、る。現在の汎用ＣＰＵではバッ
ファ制御やパス・アビトレージョン制御などで５μ秒以
下のアクセス時間は困難である。

又、ハードウェアで従来例２の様に構成した場合、メモ
リに画情報が１ペ一ジ分あシ、この画情報を高速電子写
真プリンタに組込している間は、ファクシミリからの画
情報をメモリに転送することができないため、ページと
ページとの間に高速電子写真プリンタに１ページの画情
報を転送する時間だけムダ時間が発生する。このムダ時
間をなくするため、２ペ一ジ分のメモリ容量を用意し、
このメモリを２つに等分割しくこのことをメモリを２つ
のバンクに分けると言う）、各々のメモリ、バンクを書
込みと読出しを交互に切換えて使用しなければならない
。この結果、メモリ容量が２ペ一ジ分必要となる。同様
なことは従来例１でも発生する。

ここで、１ページの画情報を出力し終る前に次のページ
の入力を可能とするメモリ構造をページ・ウィンドが２
であると定義する。

本発明は上述の問題点に鑑みて為されたもので、メモリ
容量を増やすこと無く、且つ、高速でメモリの書込み読
出しができる画情報バッファ制御方法を提供することを
目的とする。

問題点を解決するための手段 本発明は、上述の目的を達成するために、画情報データ
を記憶するために順次指定される記憶装置を有する記憶
手段を制御手段が制御し、前記記憶手段から画情報デー
タ１画面を読み出し、この読み出し中に次の画情報デー
タ１画面を前記記憶手段に書き込む一方、書き込み記憶
位置が読み出し記憶位置を越す場合には前記記憶手段へ
の書き込み動作を停止することを特徴とする。

作用 本発明は、上述の構成によって１つのバッファメモリ・
バンクでバッファメモリの書込みと読出しを独立に動作
することが可能となり、また、ファクシミリの記録部と
して高速電子写真プリンタを使用する場合、ファクシミ
リからバックアメモリに画情報を転送する速度に比べ、
バッファメモリから高速電子写真プリンタへ転送する速
度の方が十分に速いため、１ペ一ジ分のバックアメモリ
容易でも、ページウィンド２の動作が可能となシ、さら
に、バッファメモリ構成をノ・−ドウエアで実現してい
るため、高価で特殊なＣＰＵシステムを使用することな
く、安価な１チツプＣＰＵでもバッファメモリの制御が
可能となる。

実施例 第１歯は本発明の一実施例の画情報バッファ制御方法が
適用される画像処理装置を示すブロック図であり、第４
図に示す部分と同一の部分は同一符号で示しである。

２１は本画像処理装置と接続するファクシミリ、あけプ
リンタである。

ｎはファクシミリ２１に接続した画情報入力制御回路で
ある。この画情報入力制御回路ｎはインターフェース部
を有し、このインターフェース部を介してファクシミリ
２１とマイクロコンビエータ題トヲ接続シ、コマンド・
レスポンス２０１でネゴシェーションを行ない、ファク
シミリ２１から画情報ライン・リクエスト（以下ＬＩＮ
ＲＥＱと称する）２０２を入力すると、画情報ライン・
イネーブル（以下ＬＩＮＥＮと称する）２０３をファク
シミリ２１へ出力し、このことによってファクシミリ２
１から１ラインの画情報データを取込む。また、この画
情報入力制御回路４は、ファクシミリ２１から送られた
画情報データを直接あるいは符号化し、画情報バッファ
制御回路２３０と１バイト毎にノ・ンドシェークするＲ
ＥＱＩＮ４１６、ＡＣＫＩＮ４１７によって画情報デー
タまたは符号化データをバッファメモリ列へ入力する０ ５は画情報出力制御回路であシ、この画情報出力制御回
路６はインターフェース部を有し、このインターフェー
ス部を介してプリンタがとマイクロコンピュータ頷とを
接続し、コマンド・レスポンス２１１でネゴシェーショ
ンを行ない、プリンタ２６から画情報ライン・リクエス
ト（以下ＬＯＵＴＲＥＱと称する）２１３を入力すると
、画情報ライン・イネーブル（以下ＬＯＵＴＡＣＫＮと
称する）２１２をプリンタあへ出力し、このことによっ
てプリンタ部へ１ラインの画情報データを出力する。

また、この画情報出力制御回路５は、画情報パックァ制
御回路ると１バイト毎にハンドシェークするＲＥＱＯＵ
Ｔ４１８、ＡＣＫＯＵＴ４１９によってバッファ・メモ
リ列からの画情報データを直接あるいは復号化してプリ
ンタあへ出力する。

ｔ７’ｃ、−ｒイクロコンピュータ加は、ファクシミリ
２１からの１ページ開始コマンドによって画情報入力制
御回路ｎと画情報バッファ制御回路おを動作させ１ペー
ジの画情報をバッファメモリ列に蓄積する。そして、ペ
ージ入力終了でファクシミリ２１にページ入力終了レス
ポンスを返送する。次に、画情報出力制御回路５を動作
させプリンタ５に画情報データを出力し、１ページ出力
終了でファクシミリ２１にページ記鋒終了レスポンスを
返送する。

プリンタかに１ページ出力中にファクシミリ２１から次
の１ページを入力させる（ページウィンド２の動作）た
めに、画情報バッファ制御回路るは入出力並列動作（Ｆ
ＩＦＯ動作）を行なうようにしている。

画情報バッファ制御回路２３０は、第２図に示すように
構成されている。

第２図において、４０は画情報データの入力を制御する
メモリ書込み制御回路、４１は画情報データの出力を制
御するメモリ読出し制御回路であり、メモリ書込制御回
路４０とメモリ読出制御回路４１とはそれぞれ回路的に
は同一である。

４２はメモリ書込み制御回路４０から発生する書込みパ
ルス４００によってカウント・アップする書込みアドレ
ス・カウンタ、４３はメモリ読出し制御回路４１から発
生する読出しパルス４０１によってカウント・アップす
る読出しアドレス・カウンタであリ１書込みアドレス・
カウンタ４２と読出アドレスカウンタ４３とはそれぞれ
回路的には同一である。

４４は書込みパルス４００によってカウント・アップし
読出しパルス４０１によってカウント・ダウンしてメモ
リの使用量を示すメモリ使用量カウンタ、４５はメモリ
使用量カウンタ４４よシ出力されるカウント値４０３に
よシメモリ使用量がゼロかあるいは一杯かを判定するメ
モリ使用量判定回路である。

４６は書込みタイミング制御回路で、このタイミング制
御回路４６は書込みタイミングを決める書込みサンプル
・パルス４０６、読出しタイミングを決める読出しサン
プル・パルス４０７や、メモリ・エンプティ４０４．メ
モリ・フル４０５によって入出力を制御し、バッファ・
メモリに対して必要なリフレッシュ４１３．リードライ
ト４１２のタイミングを決定する。

４７はリードライト４１２によって書込みアドレス４０
８、読出しアドレス４０９の選択をし、バッファ・メモ
リへメモリ・アドレス４１０を出力するアドレス選択回
路である。

ＦＩＦＯ動作させるポイントは第１に書込みサンプルパ
ルス４０６　と読出しサンプルパルス４０７を交互に発
生させ、メモリ書込制御回路４０とメモリ読出制御回路
４１のバッファメモリへのアクセスを衝突しないように
していることである。

例えばメモリ書込制御回路４０にサンプルパルスがアサ
ートされるとＲＥＱＩＮ４１６がサンプルされＲＥＱＩ
Ｎがアサートされているとサンプルパルスのアクティブ
期間だけ書込みパルス４００がアクティブになり、この
間１バイトの画情報データが画情報入力制御回路ηから
バッファメモＩＪ　２４に転送される。

次に、サンプルパルスのネゲートでＡＣＫＩＮ４１７が
アサートし、ＲＥ　ＣＩ　Ｎ　４１６がネゲートすると
ＡＣＫＩＮ４１７もネゲートする。以上で画情報データ
１バイトのハンドシェークが完了する。

メモリ続出制御回路４１についても同様な動作が行なわ
れるが、各々のサンプリングパルスはタイミング制御回
路４６で衝突しないように交互にアクティブになる様、
調停されている。

第２に、書込みアドレスカウンタ４２の値が続出アドレ
スカウンタ４３の値を追越さないようにメモリ使用量カ
ウンタ４４の値をメモリ使用量判定回路４５によって書
込み、読出し動作毎にチェックし、メモリが一杯になる
とメモリフル４０５が発生しタイミング制御回路４６に
よって書込サンプルパルス４０６がアサートされなくな
るので書込み動作が停止し、メモリが空になるとメモリ
フル４０５もネゲートし書込サンプルパルス４０６がサ
ンプリングを再開する。

発明の効果 以上の説明から明らかなように、本発明は画情報バッフ
ァ制御方式としてバッファメモリ構成にＦＩＦＯ構成を
採用することによって、１つのバッファメモリ・バンク
でバッファメモリの書込みと読出しとを独立に動作させ
ることが可能となシ、ファクシミリの記録部として高速
電子写真プリンタを使用する場合、ファクシミリからバ
ッファ・メモリに画情報データを転送する速度、に比ベ
バッファ・メモリから高速電子写真プリンタへ転送する
速度の方が十分に速いため、１ペ一ジ分のメモリ容量で
も、ページウィンド２の動作が可能となり、また、画情
報データ制御回路をハードウェアで実現しているため、
高価かつ特殊なＣＰＵシステムを使用することなく、安
価な１チツプＣＰＵでもバッファメモリ制御が可能とな
シ、ファクシミリ・高速電子写真プリンタ・インターフ
ェース装置の低価格化が可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例の画情報バッファ制御方法が
適用される画像処理装置を示すブロック図、第２図は同
画像処理装置の画情報バッファ制御回路を示すブロック
図、第３図は従来の一例の画情報バッファ制御方法が適
用される画像処理装置を示すブロック図、第４図は他の
従来例の画情報バッファ制御方法が適用される画像処理
装置を示すブロック図、第５図は同画像処理装置の画情
報バッファ制御回路を示すブロック図である。

Claims (1)

【特許請求の範囲】
1. 画情報データを記憶するために順次指定される記憶装置
   を有する記憶手段を制御手段が制御し、前記記憶手段か
   ら画情報データ１画面を読み出し、この読み出し中に次
   の画情報データ１画面を前記記憶手段に書き込む一方、
   書き込み記憶位置が読み出し記憶位置を越す場合には前
   記記憶手段への書き込み動作を停止することを特徴とす
   る画情報バッファ制御方法。