JPH0795797B2 - 画信号処理装置 - Google Patents
画信号処理装置Info
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- JPH0795797B2 JPH0795797B2 JP61258831A JP25883186A JPH0795797B2 JP H0795797 B2 JPH0795797 B2 JP H0795797B2 JP 61258831 A JP61258831 A JP 61258831A JP 25883186 A JP25883186 A JP 25883186A JP H0795797 B2 JPH0795797 B2 JP H0795797B2
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- buffer
- buffer memory
- signal
- switching
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、ファクシミリあるいはスキャナ装置等の画信
号処理装置に関するものである。
号処理装置に関するものである。
従来の技術 ファクシミリあるいは外部機器から、多量のデータをコ
ンピュータシステムに取込む場合、コンピュータシステ
ムの有限なメモリ領域にどう格納するかを充分に考慮し
なければならない。例えば10usec周期で16ビットのデー
タを収集するのであれば、１秒間で0.2Mバイトのデータ
量となる。いずれ、メモリはオーバフローしてしまうの
で、逐次外部の補助メモリ（例えば磁気ディスク装置）
などに格納しなけれならない。しかも、この格納中もデ
ータの取込は継続していなければならない。
ンピュータシステムに取込む場合、コンピュータシステ
ムの有限なメモリ領域にどう格納するかを充分に考慮し
なければならない。例えば10usec周期で16ビットのデー
タを収集するのであれば、１秒間で0.2Mバイトのデータ
量となる。いずれ、メモリはオーバフローしてしまうの
で、逐次外部の補助メモリ（例えば磁気ディスク装置）
などに格納しなけれならない。しかも、この格納中もデ
ータの取込は継続していなければならない。
この様な場合では、メモリ内にデータバッファメモリを
２個以上用意し、収集と転送を交互に行うようにすれば
よく、例えば、DMAで動作させるときは、チェーンモー
ド等を使用して、複数のバッファに順次切れ目なくデー
タを収集する。各バッファへの転送が終るたびに、ディ
スクへの格納を開始するが、この時、入力データは、次
のバッファへ書込みを始めている。この様に、ダブルの
バッファメモリを交互に、あるいは複数をリング状に使
用する事によってデータの収集転送が行なわれる。
２個以上用意し、収集と転送を交互に行うようにすれば
よく、例えば、DMAで動作させるときは、チェーンモー
ド等を使用して、複数のバッファに順次切れ目なくデー
タを収集する。各バッファへの転送が終るたびに、ディ
スクへの格納を開始するが、この時、入力データは、次
のバッファへ書込みを始めている。この様に、ダブルの
バッファメモリを交互に、あるいは複数をリング状に使
用する事によってデータの収集転送が行なわれる。
発明が解決しようとする問題点 以上の如く、ダブルバッファメモリを使用して、片方を
書込みしている間、片方を読出す動作を行なわせる様な
制御構成に於いて、従来の技術では外部機器側からの書
込み／読出し、及びコンピュータ側からの書込み／読み
出しの双方向アクセスを行なうことができず、又、外部
機器側から片方のバッファメモリへの書込み終了による
バッファメモリの切替、及びもう片方のバッファメモリ
への接続のタイミングを、コンピュータ側に知らせるこ
とができなかった。特に、高速のデータ転送の場合に
は、切替サイクル時の上記タイミングが必要である。
書込みしている間、片方を読出す動作を行なわせる様な
制御構成に於いて、従来の技術では外部機器側からの書
込み／読出し、及びコンピュータ側からの書込み／読み
出しの双方向アクセスを行なうことができず、又、外部
機器側から片方のバッファメモリへの書込み終了による
バッファメモリの切替、及びもう片方のバッファメモリ
への接続のタイミングを、コンピュータ側に知らせるこ
とができなかった。特に、高速のデータ転送の場合に
は、切替サイクル時の上記タイミングが必要である。
本発明は、上記問題点に鑑み、高速なバッファ切替の制
御を可能とした側信号処理装置を提供するものである。
御を可能とした側信号処理装置を提供するものである。
問題点を解決するための手段 本発明は、第１、第２のバッファメモリの切替に際し
て、入力画像情報の１ライン毎の前記第１、第２のバッ
ファメモリへの格納アドレスを設定するアドレス設定手
段と、前記１ライン毎の入力転送ワード数を計数するワ
ード計数手段と、前記ワード計数手段の計数終了によ
り、前記１ライン毎の第１、第２のバッファメモリへの
格納アドレスを順次指示するアドレス指示手段と、前記
ワード計数手段によるワード計数終了により、ライン数
を計数するライン計数手段と、前記ライン計数手段の終
了により発生せられたバッファ切替要求信号とともに、
外部機器からの前記第１のバッファメモリへの第１のバ
ッファ切換要求信号、前記外部機器からの前記第２のバ
ッファメモリへの第２のバッファ切替要求信号、マルチ
・プロセッサ・ユニットからの前記第１のバッファメモ
リへの第３のバッファ切替要求信号、及び前記マルチ・
プロセッサ・ユニットからの前記第２のバッファメモリ
への第３のバッファ切替要求信号により、切替接続の要
求信号を発生せしめる切替手段と、前記第１のバッファ
メモリの外部機器接続要求に対する応答信号、前記第２
のバッファメモリの外部機器接続要求に対する応答信
号、前記第１のバッファメモリのマルチ・プロセッサ・
ユニット接続要求に対する応答信号、及び前記第２のバ
ッファメモリのマルチ・プロセッサ・ユニット接続要求
に対する応答信号を前記マルチ・プロセッサ・ユニット
に通知せしめ、前記第１、第２のバッファメモリの接続
切替を行うゲート手段とを設けたものである。
て、入力画像情報の１ライン毎の前記第１、第２のバッ
ファメモリへの格納アドレスを設定するアドレス設定手
段と、前記１ライン毎の入力転送ワード数を計数するワ
ード計数手段と、前記ワード計数手段の計数終了によ
り、前記１ライン毎の第１、第２のバッファメモリへの
格納アドレスを順次指示するアドレス指示手段と、前記
ワード計数手段によるワード計数終了により、ライン数
を計数するライン計数手段と、前記ライン計数手段の終
了により発生せられたバッファ切替要求信号とともに、
外部機器からの前記第１のバッファメモリへの第１のバ
ッファ切換要求信号、前記外部機器からの前記第２のバ
ッファメモリへの第２のバッファ切替要求信号、マルチ
・プロセッサ・ユニットからの前記第１のバッファメモ
リへの第３のバッファ切替要求信号、及び前記マルチ・
プロセッサ・ユニットからの前記第２のバッファメモリ
への第３のバッファ切替要求信号により、切替接続の要
求信号を発生せしめる切替手段と、前記第１のバッファ
メモリの外部機器接続要求に対する応答信号、前記第２
のバッファメモリの外部機器接続要求に対する応答信
号、前記第１のバッファメモリのマルチ・プロセッサ・
ユニット接続要求に対する応答信号、及び前記第２のバ
ッファメモリのマルチ・プロセッサ・ユニット接続要求
に対する応答信号を前記マルチ・プロセッサ・ユニット
に通知せしめ、前記第１、第２のバッファメモリの接続
切替を行うゲート手段とを設けたものである。
作用 本発明は外部機器より入力される連続データに対しダブ
ル構成のバッファメモリの切替を制御するバッファメモ
リ制御部により、前記入力データのライン当りのワード
数を計数し、これによる必要分のライン数の書込信号
と、バッファメモリのMPU側からの前記バッファメモリ
に格納された入力データの読取終了信号とにより、前記
第１、第２のバッファメモリの接続切替を行い、かつ、
前記第１、第２のバッファメモリの切替に際し、接続要
求信号と接続応答信号により、制御手段側でその状態を
餡理するため、高速かつ、容易なバッファメモリの制御
を得られる。更に、バッファメモリのライン毎の画信号
を格納するアドレスの設定は、前記ワードカウンタの計
数終了により、MPU側から設定できるため、バッファメ
モリのレイアウトを自由な構成にする事が可能となる。
ル構成のバッファメモリの切替を制御するバッファメモ
リ制御部により、前記入力データのライン当りのワード
数を計数し、これによる必要分のライン数の書込信号
と、バッファメモリのMPU側からの前記バッファメモリ
に格納された入力データの読取終了信号とにより、前記
第１、第２のバッファメモリの接続切替を行い、かつ、
前記第１、第２のバッファメモリの切替に際し、接続要
求信号と接続応答信号により、制御手段側でその状態を
餡理するため、高速かつ、容易なバッファメモリの制御
を得られる。更に、バッファメモリのライン毎の画信号
を格納するアドレスの設定は、前記ワードカウンタの計
数終了により、MPU側から設定できるため、バッファメ
モリのレイアウトを自由な構成にする事が可能となる。
実施例 以下、図面を参照しながら本発明の一実施例について説
明する。第１図は本発明の一実施例における画信号処理
装置の構成を示すものである。
明する。第１図は本発明の一実施例における画信号処理
装置の構成を示すものである。
第１図において、１はMPU部、２は外部コンピュータと
の高速データ送受信を制御するDMA部、3,4はMPU1のシス
テムバス、５は外部機器からの入力データとその制御を
行う信号線である。６は画像バッファメモリ部13内のバ
ッファメモリ14,15の切替及び接続を制御するバッファ
制御部で、７は画像バッファメモリ部13へのデータ情報
を与えるデータバッファ、８は画像バッファメモリ部13
へのアドレス情報を与えるアドレスカウンタを内蔵した
アドレスレジスタ、９は外部機器からの入力データのラ
イン毎の転送ワード数を計数するワードカウンタ、10は
ワードカウンタ９の計数終了によってライン数を１つづ
つ減算してバッファ切替の要求信号を発生するラインカ
ウンタである。11は画像バッファメモリ部13の切替回路
で、ラインカウンタ10よりの切替信号32及びMPU1からの
切替信号31により、画像バッファメモリ部13の切替を行
うものである。
の高速データ送受信を制御するDMA部、3,4はMPU1のシス
テムバス、５は外部機器からの入力データとその制御を
行う信号線である。６は画像バッファメモリ部13内のバ
ッファメモリ14,15の切替及び接続を制御するバッファ
制御部で、７は画像バッファメモリ部13へのデータ情報
を与えるデータバッファ、８は画像バッファメモリ部13
へのアドレス情報を与えるアドレスカウンタを内蔵した
アドレスレジスタ、９は外部機器からの入力データのラ
イン毎の転送ワード数を計数するワードカウンタ、10は
ワードカウンタ９の計数終了によってライン数を１つづ
つ減算してバッファ切替の要求信号を発生するラインカ
ウンタである。11は画像バッファメモリ部13の切替回路
で、ラインカウンタ10よりの切替信号32及びMPU1からの
切替信号31により、画像バッファメモリ部13の切替を行
うものである。
一方、画像バッファメモリ部13には、このメモリ部内に
ダブルのバッファメモリ14,15が配置されている。16,17
はバッファメモリ14,15を切替えるゲート回路、18は外
部機器からの入力データ信号線５の中に付属されている
画像バッファメモリ部13への書込みストローブ信号線、
19は外部から画像バッファメモリ部13へ書込みするため
に必要なアドレスバス及びデータバス信号線、20〜27は
切替回路11に接続される制御信号線、20は外部機器から
のバッファメモリ14に対する接続要求信号線（EXTREQ
0）、21は外部機器からのバッファメモリ15に対する接
続要求信号線（EXTREQ1）、22はMPU1からのバッファメ
モリ14に対する接続要求信号線（MPUREQ0）、23はMPU1
からのバッファメモリ15に対する接続要求信号線（MPUR
EQ1）、24はバッファメモリ14からの外部接続要求に対
する応答信号（EXTRDY0）、25はバッファメモリ15から
の外部接続要求に対する応答信号（EXTRDY1）、26はバ
ッファメモリ14からのMPU接続要求に対する応答信号（M
PURDY0）、27はバッファメモリ15からのMPU接続要求に
対する応答信号（MPURDY1）である。28はアドレスレジ
スタ８に対する入力信号で、外部機器からの入力信号５
に伴って入力されるストローブ信号である。29はMPU1か
らワードカウンタ９に設定されるワード数で、これは外
部機器からの入力される信号のライン毎のワード数と同
じ値を設定する。30はバッファの切替周期を計数するカ
ウンタ10に設定されるパラメータ、31はMPU1からのバッ
ファ切替信号及びバッファメモリからの応答信号、32は
ラインカウンタ10からのバッファ切替信号、33はMPU1か
らアドレスレジスタ８に設定されるバッファメモリのデ
ータ先頭格納アドレス情報を示す信号、34はワードカウ
ンタ９からの計数終了をMPU1がモニタする信号である。
上記構成において、その動作を以下詳細に説明する。
ダブルのバッファメモリ14,15が配置されている。16,17
はバッファメモリ14,15を切替えるゲート回路、18は外
部機器からの入力データ信号線５の中に付属されている
画像バッファメモリ部13への書込みストローブ信号線、
19は外部から画像バッファメモリ部13へ書込みするため
に必要なアドレスバス及びデータバス信号線、20〜27は
切替回路11に接続される制御信号線、20は外部機器から
のバッファメモリ14に対する接続要求信号線（EXTREQ
0）、21は外部機器からのバッファメモリ15に対する接
続要求信号線（EXTREQ1）、22はMPU1からのバッファメ
モリ14に対する接続要求信号線（MPUREQ0）、23はMPU1
からのバッファメモリ15に対する接続要求信号線（MPUR
EQ1）、24はバッファメモリ14からの外部接続要求に対
する応答信号（EXTRDY0）、25はバッファメモリ15から
の外部接続要求に対する応答信号（EXTRDY1）、26はバ
ッファメモリ14からのMPU接続要求に対する応答信号（M
PURDY0）、27はバッファメモリ15からのMPU接続要求に
対する応答信号（MPURDY1）である。28はアドレスレジ
スタ８に対する入力信号で、外部機器からの入力信号５
に伴って入力されるストローブ信号である。29はMPU1か
らワードカウンタ９に設定されるワード数で、これは外
部機器からの入力される信号のライン毎のワード数と同
じ値を設定する。30はバッファの切替周期を計数するカ
ウンタ10に設定されるパラメータ、31はMPU1からのバッ
ファ切替信号及びバッファメモリからの応答信号、32は
ラインカウンタ10からのバッファ切替信号、33はMPU1か
らアドレスレジスタ８に設定されるバッファメモリのデ
ータ先頭格納アドレス情報を示す信号、34はワードカウ
ンタ９からの計数終了をMPU1がモニタする信号である。
上記構成において、その動作を以下詳細に説明する。
今、外部機器から入力データを画像バッファメモリ部13
に取込む前に、MPU1側からバッファ制御部６の切替回路
11を介し、まずバッファメモリ14をMPU1側に接続し、バ
ッファメモリ15を外部機器側に接続する。
に取込む前に、MPU1側からバッファ制御部６の切替回路
11を介し、まずバッファメモリ14をMPU1側に接続し、バ
ッファメモリ15を外部機器側に接続する。
この場合、接続要求信号は前述の（MPUREQ0）22で、こ
れに対し、バッファメモリ14から、それに対する応答信
号（MPURDY0）24がMPU1に通知される。
れに対し、バッファメモリ14から、それに対する応答信
号（MPURDY0）24がMPU1に通知される。
一方、バッファメモリ15は外部機器側に接続されるた
め、その接続要求信号（EXTREQ1）21に対し応答信号（E
XTRDY1）25がMPU1に通知される。この時、外部機器から
入力されるデータのライン当りの転送ワード数とバッフ
ァメモリの容量に対し、最大収容されるライン数をそれ
ぞれ、ワードカウンタ９とラインカウンタ10に設定す
る。例えば、バッファメモリの容量が128KBYTEで、転送
ワードが1KWORDとすれば、ラインカウンタ10の値は最大
64ラインとなる。
め、その接続要求信号（EXTREQ1）21に対し応答信号（E
XTRDY1）25がMPU1に通知される。この時、外部機器から
入力されるデータのライン当りの転送ワード数とバッフ
ァメモリの容量に対し、最大収容されるライン数をそれ
ぞれ、ワードカウンタ９とラインカウンタ10に設定す
る。例えば、バッファメモリの容量が128KBYTEで、転送
ワードが1KWORDとすれば、ラインカウンタ10の値は最大
64ラインとなる。
この様な状態で、外部機器より入力データ信号５を画像
バッファメモリ部13に取込む時、MPU1からアドレスレズ
ジスタ８に、第１ライン目のバッファメモリの格納アド
レスを信号線33を介して設定する。従って、入力データ
の書込ストローブ信号28により、アドレスレジスタ８内
のアドレスカウンタの動作により、バス信号線19を介
し、バッファメモリ14内の所定のアドレスに、データを
格納する。この様に引続き入力データが来ると、ワード
カウンタ９は減算され“0"になったときのトリガパルス
で、ラインカウンタ10を減算せしめる。この場合、MPU1
が制御信号線34を監視していて、ワードカウンタ９の計
数が終了したら、次の第２ライン目のバッファメモリの
格納アドレスを指示する。以下同様に、64ライン分のデ
ータが入力された時にラインカウンタ10からバッファ切
替信号32が発生し、切替回路11に通知される。従って、
切替回路11から、バッファメモリ部13に対し、バッファ
メモリ15をMPU1側に接続すると同時に、バッファメモリ
14を外部機器側に接続させる。
バッファメモリ部13に取込む時、MPU1からアドレスレズ
ジスタ８に、第１ライン目のバッファメモリの格納アド
レスを信号線33を介して設定する。従って、入力データ
の書込ストローブ信号28により、アドレスレジスタ８内
のアドレスカウンタの動作により、バス信号線19を介
し、バッファメモリ14内の所定のアドレスに、データを
格納する。この様に引続き入力データが来ると、ワード
カウンタ９は減算され“0"になったときのトリガパルス
で、ラインカウンタ10を減算せしめる。この場合、MPU1
が制御信号線34を監視していて、ワードカウンタ９の計
数が終了したら、次の第２ライン目のバッファメモリの
格納アドレスを指示する。以下同様に、64ライン分のデ
ータが入力された時にラインカウンタ10からバッファ切
替信号32が発生し、切替回路11に通知される。従って、
切替回路11から、バッファメモリ部13に対し、バッファ
メモリ15をMPU1側に接続すると同時に、バッファメモリ
14を外部機器側に接続させる。
この場合、接続要求信号は前述の（EXTREQ0）20で、こ
れに対しバッファメモリ14からそれに対する応答信号
（EXTRDY0）24がMPU1に通知される。一方、バッファメ
モリ15はMPU1側に接続されるため、その接続要求信号
（MPUREQ1）23に対し、応答信号（MPURDY1）25がMPU1に
通知される。
れに対しバッファメモリ14からそれに対する応答信号
（EXTRDY0）24がMPU1に通知される。一方、バッファメ
モリ15はMPU1側に接続されるため、その接続要求信号
（MPUREQ1）23に対し、応答信号（MPURDY1）25がMPU1に
通知される。
MPU1がバッファメモリ15のデータをDMA部２を介し、外
部コンピュータに転送し終った時点、即ちバッファメモ
リ15の内容の読取りを終了した時に、MPU1からバッファ
への切替信号31を切替回路11に通知し、バッファメモリ
の切替を行い、前述と同様にライン毎のバッファメモリ
の格納アドレスをMPU1から順次設定する。この動作を順
次繰り返す事により、高速の多量データをMPUを介し、
外部コンピュータシステムへ高速に転送する事が可能で
ある。
部コンピュータに転送し終った時点、即ちバッファメモ
リ15の内容の読取りを終了した時に、MPU1からバッファ
への切替信号31を切替回路11に通知し、バッファメモリ
の切替を行い、前述と同様にライン毎のバッファメモリ
の格納アドレスをMPU1から順次設定する。この動作を順
次繰り返す事により、高速の多量データをMPUを介し、
外部コンピュータシステムへ高速に転送する事が可能で
ある。
第２図は外部機器からの入力データとバッファ切替制御
の様子を示したもので、第２図において、40は入力デー
タに伴ってくる同期信号、41は入力画像データ、42はワ
ードカウンタの終了出力信号、43はライン計数値、44は
ラインカウンタの終了出力信号でバッファの切替要求信
号、45はバッファメモリ１が接続されている状態、46は
バッファメモリ２が接続されている状態を示すものであ
る。同図において明らかな様に、MPU側から設定された
ワード数とライン数パラメータに応じて、それぞれバッ
ファメモリの格納先頭アドレスを信号42の出力毎に、順
次設定し、ライン終了信号44に応じ、ダブル構成バッフ
ァメモリをそれぞれ切替制御する。同図では、始めに、
バッファメモリ１が接続されていて、ライン終了信号44
により、バッファメモリ２が接続された事を示してい
る。
の様子を示したもので、第２図において、40は入力デー
タに伴ってくる同期信号、41は入力画像データ、42はワ
ードカウンタの終了出力信号、43はライン計数値、44は
ラインカウンタの終了出力信号でバッファの切替要求信
号、45はバッファメモリ１が接続されている状態、46は
バッファメモリ２が接続されている状態を示すものであ
る。同図において明らかな様に、MPU側から設定された
ワード数とライン数パラメータに応じて、それぞれバッ
ファメモリの格納先頭アドレスを信号42の出力毎に、順
次設定し、ライン終了信号44に応じ、ダブル構成バッフ
ァメモリをそれぞれ切替制御する。同図では、始めに、
バッファメモリ１が接続されていて、ライン終了信号44
により、バッファメモリ２が接続された事を示してい
る。
以上の如く、本実施例によれば、バッファメモリは２面
用意されていても、ハードウェア的にMPU側からシステ
ムバスを経由して接続されるバッファメモリは常に１面
であるため、MPU側、外部機器側からのそれぞれ読取
り、書速信号に応じたバッファ切替制御が高速に行なえ
る。
用意されていても、ハードウェア的にMPU側からシステ
ムバスを経由して接続されるバッファメモリは常に１面
であるため、MPU側、外部機器側からのそれぞれ読取
り、書速信号に応じたバッファ切替制御が高速に行なえ
る。
又、上記実施例の場合、画像バッファメモリ部13は外部
機器側から書込専用、MPU側から読出し専用であるが、
この使用法を反対にして使用する事も可能で、画像バッ
ファ部13への双方向アクセスが可能となる。
機器側から書込専用、MPU側から読出し専用であるが、
この使用法を反対にして使用する事も可能で、画像バッ
ファ部13への双方向アクセスが可能となる。
また、本実施例で示したものは、スキャナ装置、ファク
シミリ装置などの機器からの入力データ取込みに対し最
適であり、前述のライン毎の入力転送ワード数、ライン
数の管理によるバッファの切替サイクルが容易に制御で
きる。
シミリ装置などの機器からの入力データ取込みに対し最
適であり、前述のライン毎の入力転送ワード数、ライン
数の管理によるバッファの切替サイクルが容易に制御で
きる。
発明の効果 以上のように本発明は、外部機器から入力されるデータ
に対し、ライン毎の転送ワード数と、ライン数で管理さ
れたパラメータとライン毎のバッファメモリの格納先頭
アドレスパラメータにより、バッファ制御部を駆動し、
かつ、バッファ制御部内に発生させられた片方のバッフ
ァメモリの書込終了信号ともう片方の読取終了信号とに
より前記ダブル構成のバッファメモリの交互作用による
入力データの収集転送を高速かつ、容易に制御する事が
可能である。
に対し、ライン毎の転送ワード数と、ライン数で管理さ
れたパラメータとライン毎のバッファメモリの格納先頭
アドレスパラメータにより、バッファ制御部を駆動し、
かつ、バッファ制御部内に発生させられた片方のバッフ
ァメモリの書込終了信号ともう片方の読取終了信号とに
より前記ダブル構成のバッファメモリの交互作用による
入力データの収集転送を高速かつ、容易に制御する事が
可能である。
更にライン毎のバッファメモリの格納アドレスを、実
質、マルチ・プロセッサ・ユニットが順次設定できるた
め、画像バッファメモリがマルチ・プロセッサ・ユニッ
トのメモリマップ内に自由アロケーションすることが可
能となる。また、マルチ・プロセッサ・ユニットがDMA
で外部の計算機、又は外部記憶装置にデータ転送すると
きでも、画像バッファメモリのアドレス情報と転送バイ
ト数も管理可能なため、必要な画像データを容易に、か
つ効率よく使用することが可能となる。
質、マルチ・プロセッサ・ユニットが順次設定できるた
め、画像バッファメモリがマルチ・プロセッサ・ユニッ
トのメモリマップ内に自由アロケーションすることが可
能となる。また、マルチ・プロセッサ・ユニットがDMA
で外部の計算機、又は外部記憶装置にデータ転送すると
きでも、画像バッファメモリのアドレス情報と転送バイ
ト数も管理可能なため、必要な画像データを容易に、か
つ効率よく使用することが可能となる。
第１図は本発明の一実施例における画信号処理装置の要
部ブロック結線図、第２図は同装置における要部タイミ
ングを示す図である。 １……MPU、２……DMA、６……バッファ制御部、７……
データバッファ、８……アドレスレジスタ、９……ワー
ドカウンタ、10……ラインカウンタ、11……切替回路、
13……画像バッファメモリ、14,15……バッファメモ
リ、17,18……優先ゲート回路。
部ブロック結線図、第２図は同装置における要部タイミ
ングを示す図である。 １……MPU、２……DMA、６……バッファ制御部、７……
データバッファ、８……アドレスレジスタ、９……ワー
ドカウンタ、10……ラインカウンタ、11……切替回路、
13……画像バッファメモリ、14,15……バッファメモ
リ、17,18……優先ゲート回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｔ 1/60
Claims (1)
- 【請求項１】第１、第２のバッファメモリの切替に際
し、入力画像情報の１ライン毎の前記第１、第２のバッ
ファメモリへの格納アドレスを設定するアドレス設定手
段と、前記１ライン毎の入力転送ワード数を計数するワ
ード計数手段と、前記ワード計数手段の計数終了によ
り、前記１ライン毎の第１、第２のバッファメモリへの
格納アドレスを順次指示するアドレス指示手段と、前記
ワード計数手段によるワード計数終了により、ライン数
を計数するライン計数手段と、前記ライン計数手段の終
了により発生せられたバッファ切替要求信号とともに、
外部機器からの前記第１のバッファメモリへの第１のバ
ッファ切換要求信号、前記外部機器からの前記第２のバ
ッファメモリへの第２のバッファ切替要求信号、マルチ
・プロセッサ・ユニットからの前記第１のバッファメモ
リへの第３のバッファ切替要求信号、及び前記マルチ・
プロセッサ・ユニットからの前記第２のバッファメモリ
への第３のバッファ切替要求信号により、切替接続の要
求信号を発生せしめる切替手段と、前記第１のバッファ
メモリの外部機器接続要求に対する応答信号、前記第２
のバッファメモリの外部機器接続要求に対する応答信
号、前記第１のバッファメモリのマルチ・プロセッサ・
ユニット接続要求に対する応答信号、及び前記第２のバ
ッファメモリのマルチ・プロセッサ・ユニット接続要求
に対する応答信号を前記マルチ・プロセッサ・ユニット
に通知せしめ、前記第１、第２のバッファメモリの接続
切替を行うゲート手段とを具備する画信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61258831A JPH0795797B2 (ja) | 1986-10-30 | 1986-10-30 | 画信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61258831A JPH0795797B2 (ja) | 1986-10-30 | 1986-10-30 | 画信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63114369A JPS63114369A (ja) | 1988-05-19 |
| JPH0795797B2 true JPH0795797B2 (ja) | 1995-10-11 |
Family
ID=17325632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61258831A Expired - Fee Related JPH0795797B2 (ja) | 1986-10-30 | 1986-10-30 | 画信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0795797B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04250764A (ja) * | 1991-01-26 | 1992-09-07 | Nisca Corp | 画像処理装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60143087A (ja) * | 1983-12-29 | 1985-07-29 | Nec Corp | バツフアメモリ制御回路 |
-
1986
- 1986-10-30 JP JP61258831A patent/JPH0795797B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60143087A (ja) * | 1983-12-29 | 1985-07-29 | Nec Corp | バツフアメモリ制御回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63114369A (ja) | 1988-05-19 |
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