KR940005003Y1 - 직접 메모리 억세스 시스템 - Google Patents

직접 메모리 억세스 시스템 Download PDF

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내용 없음.

Description

직접 메모리 억세스 시스템
제1도는 본 고안에 따른 직접 메모리 억세스 시스템을 채용하는 컴퓨터 시스템의 개략적인 블럭도.
제2도는 제1도의 컴퓨터 시스템에서의 직접 메모리 억세스를 설명하기 위한 블럭도.
제3도는 제1도에 도시된 채널 변환회로의 상세회로도.
* 도면의 주요부분에 대한 부호의 설명
21 : 디지틀 신호처리기 22 : 마이크로 프로세서
23 : 기억장치 24 : 직접 메모리 억세스 제어기
25 : 채널 변환회로 30 : 주변장치
25b : 논리회로 25f : 채널 선택회로
25g : 인터럽트 발생회로
본 고안은 컴퓨터 시스템에 사용되는 직접 메모리 억세스에 관한 것으로, 특히, 고속 대용량의 주변장치를 위한 직접 메모리 억세스 시스템에 관한 것이다.
직접 메모리 억세스(Direct Memory Access : 이하 DMA라 약칭함)는 데이타 전송시 데이타가 데이타 처리 장치인 마이크로 프로세서를 통과함으로써 발생하는 속도 지연을 방지하기 위해 프로세스를 거치지 않고 주변장치로 부터 메모리로 직접 데이타를 전송하거나, 메모리로 부터 주변장치로 직접 데이타를 전송하는 것이다.
DMA 전송은 많은 마이크로 컴퓨터 응용 시스템에서 유용하게 사용되고 있으며, 이것은 플로피 디스크나 자기 테이프 및 레이저 프린터등과 같은 주변장치와 시스템 기억장치 사이의 빠른 정보 전송을 위해 사용된다.
또한 이것은 , CRT 화면이나 비디오게임을 위해 사용하는 텔레비젼 화면을 가진 대회식 단말(interactive terminal) 시스템의 통신에서도 유용하다. 전형적으로 화면디스플레이의 상(image)은 프로세스 제어하에서 조정가능한 메모리에 들어 있으며, 이 메모리의 내용은 DNA 전송을 써서 주기적으로 화면에 전송할 수 있다.
이러한 DMA 시스템에서는 통상적으로, 전용의 제어칩으로 DMA 제어기가 사용된다. DMA 제어기는 그 내부에 어드레스 레지스터, 바이트 카운터 레지스터 및 제어 레지스터등의 레지스터를 포함하고 있으며, 여기에 기록된 데이타에 의해 기억장치에 기억된 데이타의 전송시작점, 전송데이타량, 기억장치로의 기록 및 독출이 지정된다.
현재 인텔(Intel)사의 프로세서 칩에 적합하게 적용할 수 있도록 상용화 되어 있는 인텔사의 DMA 제어기로서는 8237 등이 있으며, 하나의 DMA 제어기가 상술한 레지스터를 각기 포함하는 여러개의 채널을 갖으며(8237 에는 통상 4개의 채널이 있음), 이 채널에는 각각의 주변장치가 연결된다.
그러나, 이러한 상용의 DMA 제어기 한 채널이 포함하는 어드레스 레지스터가 16비트로 구성되어 있기 때문에, 이 레지스터에 의해 한번에 연속적으로 지정가능한 최대 데이타가 64k 워드 또는 128k 바이트로 제한된다. 따라서, 한번에 연속적으로 그 이상의 데이타 전송을 요구하는 주변장치, 예를 들어 레이저 프린트등의 경우(한번에 최대 1M 바이트가 요구됨)에는 한번의 DMA 전송후에 상술한 레지스터들을 다시 프로그램해서 전송해야만 한다.
그리고, 프로그램이 끝난 뒤에야 다시 DMA 전송이 이루어질 수 있었기 때문에, 그 사이에 지연시간이 발생하게 되고, 이러한 지연시간으로 인하여 데이타가 전와되는 등 데이타의 DMA 전송에 커다란 문제가 있었다.
따라서 본 고안의 목적은 종래기술의 상기한 문제를 해결하고자 하는 것으로, 상용의 DMA 제어기 전송한계로 인한 데이타 전송의 지연을 방지하여, 상용의 DMA 제어기를 고속, 대용량의 주변장치에 확장적으로 사용 가능하도록 한 DMA 시스템을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 고안은, 호스트로 부터의 입력신호에 상응하여 고속, 대용량의 주변장치와의 메모리 억세스 전송을 실행하는 직접 메모리 억세스 시스템에 있어서, 상기 호스트로 부터의 입력신호를 상기 주변장치에 출력하기 위한 데이타로 변환시키는 디지틀 신호처리기와, 이 디지틀 신호처리기를 통해 입력되는 데이타를 저장하기 위한 기억장치와 상기 직접 메모리 억세스 시스템과 주변장치에 대한 명령의 호출, 해석 및 실행을 제어하는 마이크로 프로세서와, 복수의 채널을 구비하며 상기 주변장치와 기억장치 사이의 직접 메모리 억세스 전송을 해당 채널을 통해 개별로 수행하기 위한 직접 메모리 억세스 제어기와, 상기 주변장치와 직접 메모리 억세스 제어기로 부터의 제어신호에 의거하여 상기 직접 메모리 억세스 제어기내의 복수의 채널중 적어도 두개의 채널을 통해 직접 메모리 억세스 전송이 교번적으로 수행되도록 채널을 선택하는 채널 변환회로로 이루어진 직접 메모리 억세스 시스템을 제공한다.
또한, 상기한 구성을 갖는 본 고안의 직접 메모리 억세스 시스템에 있어서, 채널 변환회로는 상기 직접 메모리 억세스 제어기로 부터 제1채널의 직저 메모리 억세스 요구 인지신호(DACKA), 제2채널의 직접 메모리 억세스 요구 인지신호(DACKB) 및 전송 완료신호(TC)를 입력하여 어느 한 채널의 직접 메모리 억세스 요구 인지신호(DACKA 또는 DACKB)와 직접 메모리 억세스 전송완료신호(TC)가 있는 경우 채널 변환신호(CHDMA)를 출력하는 논리회로와, 상기 채널 변환신호(CHDMA) 및 상기 주변장치로 부터의 직접 메모리 억세스 요구신호(DMAR)를 입력하여 상기 두 채널에 교번적으로 채널 직접 메모리 억세스 요구신호(DREQA 또는 DREQB)를 출력하는 채널 선택회로와, 상기 채널 변환신호(CHDMA)를 입력하여 상기 두개의 채널중 직접 메모리 억세스를 실행하고 있지 않는 채널을 프로그램하기 위한 인터럽트 신호(CHDINT)를 출력하는 인터럽트 발생회로를 포함한다.
이하 첨부된 도면을 참조하여 본 고안의 바람직한 실시예에 대하여 상세히 설명하면 다음과 같다.
제1도는 본 고안에 따른 직접 메모리 억세스 시스템을 채용하는 컴퓨터 시스템의 개략적인 블럭도이다.
동도면에 도시된 바와같이, 컴퓨터 시스템은 호스트(host)(10), DMA 시스템(20) 및 주변장치(30)를 포함한다.
제1도에 있어서, 호스트(10)는 중양처리장치 또는 독립컴퓨터 시스템으로 상기 DMA 시스템(20)에 연결되며, 호스트(10)에 연결된 DMA 시스템(20)은 상기 호스트(10)로 부터 처리된 데이타를 상기 주변장치(30)로 전송하며, 또한 상기 주변 장치를 제어한다.
주변장치(30)는 플로피 디스크, 디스플레이 등과 같은 입출력장치를 포함하며, 특히 본 실시예에서는 레이저 프린터와 같은 대용량 고속 주변장치를 의미한다.
한편, 제1도에 있어서, 본 고안의 DMA 시스템(20)은 디지틀 신호처리기(21), 마이크로 프로세서(22), 기억장치(23), DMA 제어기(24) 및 채널 변환회로(25)를 포함한다.
여기에서, 디지틀 신호처리기(21)는 주로 마이크로 프로세서급의 칩으로서, 호스트(10)로 부터의 입력데이타를 처리하여 주변장치(30)로 출력하기 위한 데이타로 변환시킨다.
또한, 마이크로 프로세서(22)는 주로 DMA 시스템(20) 및 주변장치(30)를 제어하기 위해 명령을 디코더하는 것으로, 대용량, 고속 주변장치를 위해서는 인텔사의 80386 등이 적당하다. 이것은 또한, 호스트(10)와 디지틀 신호처리기(21)를 제외하면 독립적인 데이타 프로세서로도 사용 가능하다.
그리고, 기억장치(23)는 일시 기억장치로 랜덤억세스 메모리(RAM)가 사용되며, 본 실시예에서는 일례로서 8M 바이트의 대용량이다.
이것은 디지틀 신호처리기(21)로 부터 주변장치(30)에 출력할 데이타를 입력하여 저장한다.
한편, DMA 제어기(24)는 기억장치(23) 및 주변장치(30)간의 DMA를 위한 제어기로, 상술한 바와 같이 인텔계열의 프로세서칩과 더불어 사용되는 인텔사의 8237 계열이 통상 사용된다. 이러한 DMA 제어기(24)는 각 주변장치에 각기 할당되는 4개의 채널(이것은 DMA 제어기를 직렬 연결함으로써 확장 가능함)이 있으며, 각 채널은 상술한 바와같이 어드레스 레지스터, 바이트 카운터 레지스터를 포함한다.
또한, 제2도를 참조하면, 상기 마이크로 프로세서(22)는 통상의 인터페이스 장치처럼 어드레스 버스(27)와 데이타 버스(26)를 통해 DMA 제어기(24)와 통신한다. DMA 제어기(24)는 칩 선택신호와 리세트 신호에 의해 작동하면 이들 신호는 통상의 어드레스 디코더에 의해 주어진다. DMA 제어기(24)는 각 채널에 대한 채널 DMA 요구(DREQ)선 및 DMA 요구에 대한 인지신호(DACK)선 및 제어선을 통해 채널 변환회로(25)와 연결된다.
그리고, 채널 변환회로(25)는 주변장치(30)와 DMA 제어기(24) 사이에 연결되어 주변장치(30)로 부터의 DMA 요구신호(DMAR) 및 제어 응답신호를 입력하여 적절하게 채널을 선택하여 채널 DMA 요구신호를 DMA 제어기(24)로 출력하는 회로이다.
이러한 DMA 시스템(20)에 의한 DMA에 대하여 제2도의 블럭도를 참조하여 설명한다.
먼저, 호스트(제1도(10))는 사용자등으로 부터 특정 출력장치(본 실시예서는 레이저 프린터임)로의 출력 요구에 의해 데이타를 호스트(10)의 프린트 포트를 통해 프린트에 필요한 데이타를 DMA 시스템(20)에 출력한다. 이 출력된 데이타는 DMA 시스템(20)의 디지틀 신호처리기(제1도의 (21)에 입력된다. 한편, 이때 DMA 제어기(24)의 두 채널의 내부레지스트와 어드레스 확장을 위한 페이지 레지스터가 프로그래밍 된다. 즉, DMA 제어기(24)의 초기화가 이루어진다. 마이크로 프로세서(22)로 부터 데이타 버스(26)를 통해 제어신호를 입력한 주변장치(30)는 DMA 요구신호(DMAR)를 채널 변환회로(25)로 출력하고, 이 신호에 의해 채널 변환회로(25)는 초기상태의 어느 한 채널을 선택하여 채널 DMA 요구신호(DREQ)를 DMA 제어기(24)로 출력한다.
일단 DMA 제어기(24)가 스타트 제어 비트를 받으면 DMA 제어기(24)는 주변장치(30)와 기억장치(23) 사이의 전송을 시작한다.
이때, DMA 제어기(24)는 상술한 선택된 채널의 DMA 요구신호에 의해 버스 요구신호를 HRQ 단자를 통해 마이크로 프로세서(22)의 HOLD 단자로 출력하여 프로세서(22)가 버스 제어권을 포기하도록 요청한다.
마이크로 프로세서(22)는 HLDA 단자를 통해 그의 버스가 디스에이블(disable)된 것을 알린다. 그러면, DMA 제어기(24)는 어드레스 버스(27)에 선택된 채널의 어드레스 레지스터의 현재값을 올려놓고, 기록(W) 또는 독출(R) 신호를 시동시키며, 채널 변환회로(25)로 DMA 인지신호(DACK)를 출력한다.
따라서, 주변장치(30)는 상기 DACK 신호 및 기록(W) 제어신호를 입력하여 데이타 버스(26)를 통해 기억장치(23)로 부터 데이타를 받는다. 즉, DMA 제어기(24)는 기록 및 독출 동작을 제어하고, 메모리에 대해 버스를 제공한다. 데이타 전송에 있어서, DMA 제어기(24)는 마이크로 프로세서(22)가 순간적으로 디스에이블된 동안에 데이타를 직접 두 장치간(주변장치(30)와 기억장치(23)에 전송하기 위해 데이타 버스(26)를 통해 기억장치(23)와 통신한다. 각 바이트가 전송될 때마다 DMA 제어기(24)는 그의 어드레스 레지스터를 하나씩 증가시키고, 바이트 카운터 레지스터를 하나씩 감소시킨다.
바이트 카운터 레지스터가 "0"에 이르지 않았으면, DMA 제어기(24)는 채널 변환회로(25)의 채널 DMA 요구(DREQ) 위해 프로그램 된다. 이것은 새로운 채널에 의한 전송중에 이루어진다.
상술한 채널 변환은 주변장치(30)로 필요한 데이타가 모두 전송될 때까지 동일한 방법으로 번갈아 이루어진다.
다음에, 채널 변환회로(25)의 동작에 대하여 상세회로도를 보여주는 제3도를 참조하여 보다 상세히 설명한다.
먼저, 초기상태에 있어서, 리세트 신호(RS)에 의해 플립플롭(25a)이 리세트 되면, 플립플롭(25a)의 출력(Q)은 "L"상태, 출력(Q)은 "H"상태가 된다. 이때, 주변장치(30)로 부터 DMA 요구신호인 "H"상태의 DMAR 신호가 입력되면, 상기 DMA 제어기(24)의 채널(B)에 연결된 AND 게이트(25e)의 출력이 "H"상태가 된다. 즉, 채널(B)에 채널 DMA 요구신호(DREQB)가 입력된다. 이것은 채널(B)에 의한 DMA 전송이 계속되는 동안 DMAR 신호 입력에 의해 단위(예를들면 16비트)전송마다 주기적으로 출력된다.
다음, 채널 B에 대한 DMA 전송이 완료되면, DMA 제어기(24)로 부터 전송 완료신호(TC)가 입력된다. A,B 두 채널의 DMA 요구 인지신호 DACKA, DACKB 및 TC 신호를 입력한 논리회로(25b)에서는 CHDMA=(TC*DACKA)+(TC*DACKB)에 의해 채널 변환신호인 CHDMA 신호를 출력한다.
이 CHDMA 신호는 플립플롭(25a,25c)의 클력단자(CK)에 입력된다. 이때 플립플롭(25a)의 입력(D)에는 그의 일측 출력(Q)이 연결된다. 따라서 플립플롭(25a)의 입력(D)에는 그이 출력()이 연결되어 있으므로 클럭신호(CK)에 의해 출력(Q)은 "H"상태가 된다. 이 때문에 주변장치(30)로 부터 DMAR 신호가 입력되면 채널(A)에 연결된 AND 게이터(25d)는 채널 DMA 요구신호(DREQA)를 출력하게 된다.
즉, DMA 실행 채널이 변경된다. 그러므로, 플립플롭(25a) 및 AND 게이트(25d,25e)로 구성된 회로는 교번적으로 채널 직접 메모리 억세스 요구신호(DREQA 또는 DREQB)를 출력하는 채널 선택회로(25f)로서 동작한다.
한편, 클럭신호(CK)를 입력한 플립플롭(25c)은 출력(Q)으로 인터럽트를 요구하는 신호인 CHDINT 신호를 출력한다. 이 신호에 의해 DMA 제어기(24)내부에 DMA가 끝난 채널(B)의 레지스터들이 새로운 값으로 프로그램된다. 이 프로그램되는 채널의 인지는 PDREQA 신호를 조사함으로써 알 수 있게 된다. 즉, PDREQA 신호가 "H"이면 채널(B)의 DMA 전송이 끝났음을 알 수 있으므로 채널(B)에 해당하는 페이지 레지스터와 내부 레지스터를 프로그램한다. 여기서, 플립플롭(25c)은 결국 직접 메모리 억세스를 실행하고 있지 않은 나머지 채널을 프로그램하기 위한 인터럽트 신호(CHDINT)를 출력하는 인터럽트 발생회로(25g)로서 동작한다.
다시, 채널(A)에 대한 DMA 전송이 끝나면 상술한 바와같이 TC 신호가 발생하고, 이 신호에 의해 CHDMA 신호가 논리회로(25b)로 부터 출력되어 채널이 다시 B로 젼환되며, 인터럽트 신호가 발생한다.
이러한 채널의 변환은 원하는 만큼의 데이타를 레이저 프린터로 다보낼때 까지 교번적으로 계속된다. 여기서 RST 신호는 채널 내부 레지스터의 프로그램이 끝나면 플립플롭(25c)를 클리어 시키기 위한 신호이다.
이상 설명한 바와같이, 본 고안의 DMA 시스템에 있어서는 대용량, 고속의 주변장치에 대해 하나 이상(바람직하게는 두개)의 DMA 요구채널을 할당하여 연속적으로 DMA를 수행할수 있도록 함으로서, 상용의 DMA 제어기가 가진 채널당 지정가능한 데이타의 제한을 극복하여 데이타 전와가 없고, 지연시간이 없는 효율적인 DMA 전송을 할 수 있는 등의 커다란 효과가 있다.
.

Claims (2)

  1. 호스트로 부터의 입력신호에 상응하여 고속, 대용량의 주변장치와의 메모리 억세스 전송을 실행하는 직접 메모리 억세스 시스템에 있어서, 상기 호스트로 부터의 입력신호를 상기 주변장치에 출력하기 위한 데이타로 변환시키는 디지틀 신호처리기(21)와; 상기 디지틀 신호처리기(21)를 통해 입력되는 데이타를 저장하기 위한 기억장치(23)와; 상기 직접 메모리 억세스 시스템과 주변장치에 대한 명령의 호출, 해석 및 실행을 제어하는 마이크로 프로세서(22)와; 복수의 채널을 구비하며, 상기 주변장치와 기억장치(23)사이의 직접 메모리 억세스 전송을 해당 채널을 통해 개별로 수행하기 위한 직접 메모리 억세스 제어기(24)와; 상기 주변장치와 직접 메모리 억세스 제어기(24)로 부터의 제어신호에 의거하여 상기 직접 메모리 억세스 제어기(24)내의 복수의 채널중 적어도 두개의 채널을 통해 직접 메모리 억세스 전송이 교번적으로 수행되도록 채널을 선택하는 채널 변환회로(25)로 이루어진 직접 메모리 억세스 시스템.
  2. 제1항에 있어서, 상기 채널 변환회로(25)는 상기 직접 메모리 억세스 제어기(24)로 부터 제1채널의 직접 메모리 억세스 요구 인지신호(DACKA), 제2채널의 직접 메모리 억세스 요구 인지신호(DACKB) 및 전송 완료신호(TC)를 입력하여 어느 한 채널의 직접 메모리 억세스 요구 인지신호(DACKA 또는 DACKB)와 직접 메모리 억세스 전송 완료신호(TC)가 있는 경우 채널 변환신호(CHDMA)를 출력하는 논리회로(25b)와; 상기 채널 변환신호(CHDMA) 및 상기 주변장치로 부터의 직접 메모리 억세스 요구신호(DMAR)를 입력하여, 상기 두 채널에 교번적으로 채널 직접 메모리 억세스 요구신호(DREQA 또는 DREQB)를 출력하는 채널 선택회로(25f)와; 상기 채널 변환신호(CHDMA)를 입력하여 상기 두개의 채널중 직접 메모리 억세스를 실행하고 있지 않는 채널을 프로그램하기 위한 인터렵 신호(CHDINT)를 출력하는 인터럽 발생회로(25g)를 포함하는 것을 특징으로 하는 직접 메모리 억세스 시스템.
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