JPH0457589A - 時分割スイッチメモリ書込装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタル通信の時分割スイッチメモリに利
用する。特に、中央処理装置（以下、ＣＰＵという。）
により時分割スイッチメモリに対してアドレス・データ
情報を書込むときに待ち制御する必要のない、ブロック
書込み機能付の時分割メモリに関するものである。

〔概要〕

本発明は時分割スイッチメモリ書込装置において、 入力するアドレスデータの数アドレス分を一時格納しそ
の格納した内容を入力するライト信号より長い周期で時
分割スイッチメモリに書込むことにより、 中央処理装置が時分割スイッチメモリの駆動クロック信
号を意識することなく、アドレスデータを連続して書込
むことができ、スループットを向上できるようにしたも
のである。

〔従来の技術〕

従来、時分割スイッチメモリは、ＣＰＵが１フレ一ム分
のアドレス・データ情報を時分割メモリに書込み、ある
時間待った後に次のアドレス・データ情報を時分割スイ
ッチメモリに書込む待ち時間制御をする必要があった。

〔発明が解決しようとする課題〕 しかし、このような従来の時分割スイッチメモリでは、
ＣＰＵが数アドレス分のデータを書込むことが可能なバ
ッファメモリが存在しないために、アドレス・データ情
報を時分割スイッチメモリに書込むときに、書込みを一
時待ち、その間他の制御ができなくなる欠点があった。

本発明は上記の欠点を解決するもので、中央処理装置が
時分割スイッチの駆動クロック信号を意識することなく
、アドレスデータ情報を連続して書込むことができ、ス
ループットを向上できるようにしたものである。

〔課題を解決するための手段〕

本発明は、入力するアドレスデータを格納する時分割ス
イッチメモリを備えた時分割スイッチメモリ書込装置に
おいて、入力するライト信号に基づき上記入力するアド
レスデータを一時格納しておき入力するライトクロック
信号に基づきその内容を読出すバッファ手段を備え、上
記時分割スイッチメモリは、上記入力するライトクロッ
ク信号に基づき上記バッファ手段の出力信号を書込む手
段を含むことを特徴とする。

また、本発明は、上記バッファ手段は、入力するリード
クロツタ信号に基づきリセット信号およびセット信号を
出力する制御信号発生回路と、上記セット信号に基づき
入力するカウンタ値を保持するカウンタ値設定回路と、
入力するスタート信号および上記入力するライトクロッ
ク信号に基づき上記保持されたカウンタ値の回数のリー
ド信号を出力するパルス発生回路と、上記リセット信号
および上記入力するライト信号に基づき入力するアドレ
スデータを格納し上記リード信号に基づき格納した内容
を出力するバッファメモリとを含むことができる。

さらに、本発明は、上記ライトクロック信号の周期は上
記ライト信号の周期に比べて十分に長く、上記カウンタ
値は上記時分割スイッチメモリの容量に対応し、上記バ
ッファメモリは上記入力するアドレスデータの数アドレ
ス分を格納する領域を含むことができる。

〔作用〕

バッファ手段は入力するライト信号に基づき入力するア
ドレスデータを一時格納しておき入力するライトクロッ
ク信号に基づきその内容を読出す。

時分割スイッチメモリの書込む手段は入力するライトク
ロック信号に基づきバッファ手段の出力信号を書込む。

また、制御信号発生回路は、入力するリードクロック信
号に基づきリセット信号およびセット信号を出力し、カ
ウンタ値設定回路はセット信号に基づき入力するカウン
タ値を保持し、パルス発生回路は入力するスタート信号
および入力するライトクロック信号に基づき上記保持さ
れたカウンタ値の回数のリード信号を出力し、バッファ
メモリはリセット信号および入力するライト信号に基づ
き入力するアドレスデータを格納しリード信号に基づき
格納した内容を出力する。

さらに、入力するアドレスデータをその数アドレス分を
格納できるバッファメモリに格納し、うイト信号の周期
より十分に長い周期のライトクロック信号に基づき時分
割スイッチメモリの容量に対応した値のカウンタ値のビ
ット数ごとアドレスデータを書込む。

以上により中央処理装置は時分割スイッチメモリの駆動
クロック信号を意識することなく、アドレスデータを連
続して書込むことができ、スループットを向上できる。

〔実施例〕

本発明の実施例について図面を参照して説明する。第１
図は本発明一実施例時分割スイッチメモリ書込装置のブ
ロック構成図である。第１図において、入力するＮビッ
トのアドレスデータ信号Ｓ１を格納する時分割スイッチ
メモリ１５を備える。

ここで本発明の特徴とするところは、入力するライト信
号Ｓ２に基づき入力するアドレスデータ信号Ｓ１を一時
格納しておき入力する周期Ｔ１のライトクロック信号Ｓ
８に基づきその内容を読出すバッファ手段を備え、時分
割スイッチメモリ１５は、入力する周期Ｔ２のライトク
ロック信号Ｓ８に基づき上記バッファ手段の出力信号を
書込む手段を含むことにある。

また、バッファ手段は、入力するリードクロツタ信号Ｓ
３に基づきリセット信号Ｓ４およびセット信号Ｓ５を出
力する制御信号発生回路１１と、セット信号Ｓ５に基づ
き入力するカウンタ値Ｋを保持するカウンタ値設定回路
１２と、入力するスタート信号Ｓ７および入力するライ
トクロック信号Ｓ８に基づき保持されたカウンタ値にの
回数のＩＪ−ド信号を出力するパルス発生回路１３と、
リセン）信１号Ｓ４および入力するライト信号Ｓ２に基
づき入力するアドレスデータ信号Ｓ１を格納しリード信
号に基づき格納した内容を出力するバッファメモリ１４
とを含む。

さらに、ライト信号Ｓ２の周期Ｔ２はリードクロツタ信
号Ｓ３の周期Ｔ１に比べて十分に長く、カウンタ値には
時分割スイッチメモ１月５の容量に対応し、バッファメ
モリ１４は入力するアドレスデータ信号Ｓ１の数アドレ
ス分を格納する領域を含む。

このような構成の時分割スイッチメモリ書込装置の動作
について説明する。第２図は本発明の時分割スイッチメ
モリ書込装置の各部分の信号波形を示すタイムチャート
である。

第２図において、第２図（ａ）はＮビットのアドレスデ
ータ信号Ｓ１、第２図（ｂ）はバッファメモリ１４内の
カウンタのリセット信号Ｓ４、第２図（Ｃ）はバッファ
メモリ１４のライト信号Ｓ２および周期Ｔ１のリードク
ロツタ信号Ｓ３、第２図（ｄ）はパルス発生回路１３内
カウンタ値のセット信号Ｓ５、第２図（ｅ）はパルス発
生回路１３内カウンタのスタート信号Ｓ７、第２図（ｆ
）は第２図（Ｃ）と比べて十分に長い周期Ｔ２のライト
クロック信号Ｓ８、第２図（（至）はパルス発生回路１
３の出力（バッファメモリ１４のリード信号Ｓ９）およ
び第２図おはバッファメモリ１４から読出されるアドレ
スデータ信号ＳＩＯを表す。

第１図および第２図において、制御信号発生回路１１は
、外部より周期Ｔ１のリードクロツタ信号Ｓ３を入力し
、リードクロツタ信号Ｓ３に同期してリセット信号Ｓ４
およびセット信号Ｓ５を出力する。

次に、カウンタ値設定回路１２は、外部よりにビットの
カウンタ値Ｓ６および制御信号発生回路１１よりセット
信号Ｓ５を出力し、セット信号Ｓ５が「オン」のときに
にビットのカウンタ値を保持し出力する。

次に、パルス発生回路１３は、カウンタ値設定回路１２
の出力するカウンタ値、外部からのスタート信号Ｓ７お
よび周期Ｔ２のライトクロック信号Ｓ８を入力し、リー
ド信号Ｓ９をカウンタ値設定回路１２にて設定された回
数だけ出力する。

次に、バッファメモリ１４は、パルス発生回路１３より
リード信号Ｓ９、制御信号発生回路１１からのリセット
信号Ｓ４、外部より時分割スイッチメモリ書込用のＮビ
ットのアドレスデーク情報Ｓ１およびライト信号Ｓ２を
入力し、リード信号Ｓ９に同期してアドレスデータ信号
ＳＩＯを出力する。

次に、時分割スイッチメモ１月５は、バッファメモリ１
４から出力されるアドレスデータ信号ＳＩＯを、ライト
クロック信号Ｓ８により書込む。

〔発明の効果〕

以上説すしたように、本発明は、中央処理装置は時分割
スイッチメモリの駆動クロック信号を意識することなく
、アドレスデータ情報を連続的に書込むことができ、ス
ループットを向上できる優れた効果がある。

【図面の簡単な説明】

第１図は本発明一実施例時分割スイッチメモリ書込装置
のブロック構成図。 第２図は本発明の時分割スイッチメモリ書込装置の各部
分の信号波形のタイムチャート。 １１・・・制御信号発生回路、１２・・・カウンタ値設
定回路、１３・・・パルス発生回路、１４・・・バッフ
ァメモリ、１５．２２・・・時分割スイッチメモリ、Ｓ
ｌ、ＳＩＯ・・・アドレスデータ情報、Ｓ２・・・ライ
ト信号、Ｓ３・・・リードクロック信号、Ｓ４・・・リ
セット信号、Ｓ５・・・セット信号、Ｓ６・・・カウン
ト値、Ｓ７・・・スタート信号、Ｓ８・・・ライトクロ
ック信号、Ｓ９・・・リード信号。

Claims (1)

1. 【特許請求の範囲】 １、入力するアドレスデータを格納する時分割スイッチ
   メモリを備えた時分割スイッチメモリ書込装置において
   、 入力するライト信号に基づき上記入力するアドレスデー
   タを一時格納しておき、入力するライトクロック信号に
   基づきその内容を読出すバッファ手段を備え、上記時分
   割スイッチメモリは、上記入力するライトクロック信号
   に基づき上記バッファ手段の出力信号を書込む手段を含
   む ことを特徴とする時分割スイッチメモリ書込装置。 ２、上記バッファ手段は、入力するリードクロック信号
   に基づきリセット信号およびセット信号を出力する制御
   信号発生回路と、上記セット信号に基づき入力するカウ
   ンタ値を保持するカウンタ値設定回路と、入力するスタ
   ート信号および上記入力するライトクロック信号に基づ
   き上記保持されたカウンタ値の回数のリード信号を出力
   するパルス発生回路と、上記リセット信号および上記入
   力するライト信号に基づき入力するアドレスデータを格
   納し上記リード信号に基づき格納した内容を出力するバ
   ッファメモリとを含む請求項１記載の時分割スイッチメ
   モリ書込装置。 ３、上記ライトクロック信号の周期は上記ライト信号の
   周期に比べて十分に長く、上記カウンタ値は上記時分割
   スイッチメモリの容量に対応し、上記バッファメモリは
   上記入力するアドレスデータの数アドレス分を格納する
   領域を含む請求項２記載の時分割スイッチメモリ書込装
   置。