JPH02105242A - メモリクリア回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データを一時記憶するメモリを有する装置に
おけるメモリクリア回路に係わり、特に演算処理装置に
負担をかけることなく前記メモリをクリアするメモリク
リア回路に関する。

〔従来の技術〕

この種のデータを一時記憶するメモリを有する装置とし
ては、例えば印字装置が挙げられる。かかる印字装置は
、データを一時記憶するメモリとして印字用バッファメ
モリを有している。ところで、かかる印字用バッファメ
モリに記憶されている内容をクリアするのに、従来、次
のようにしていた。すなわち、まず−単位のクリアデー
タを演算処理装置が読み込み、これを演算処理装置が印
字用バッファメモリのアドレスに変えながらつぎつぎと
印字用バッファメモリに書き込んでゆくという操作をす
ることにより、メモリクリアを実現していた。

〔発明が解決しようとする課題〕

上述した従来のメモリクリアの技術では、演算処理装置
に負担がかかるという欠点がある。特に、印字用バッフ
ァメモリの容量が小さい印字装置の場合、印字用バッフ
ァメモリのクリアをたびたび行う必要があり、これを演
算処理装置により行うと、印字速度の遅れにつながると
ともに、演算処理装置も他の処理を行うことができない
という欠点がある。

本発明は上述した欠点を解決するためになされたもので
、演算処理装置に負担をかけることなく、高速にメモリ
をクリアできるメモリクリア回路を提供することを目的
とする。

〔課題を解決するための手段〕

上記した目的を達成するために、本発明のメモリクリア
回路は、データを一時記憶するメモリを有する装置にお
いて、メモリクリア用データを予め設定してあるデータ
保持回路と、このデータ保持回路のデータをこのメモリ
に直接書込制御を行う、ダイレクトメモリアクセス制御
回路とを備え、ダイレクトメモリアクセス制御回路は起
動をかけられるとデータ保持回路のデータをメモリに直
接書き込みを行うように回路構成したものである。

本発明のメモリクリア回路は、ダイレクトメモリアクセ
ス制御回路の作用により、データ保持回路に保持されて
いるクリア用データがこのメモリに直接書き込まれるの
で、演算処理装置に負担をかけることなく、高速にメモ
リをクリアすることができる。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は、本発明のメモリクリア回路の実施例を示す回
路図である。

第１図において、印字用バッファメモリ１は、メモリク
リア回路２によってクリアされるようになっている。メ
モリクリア回路２は、メモリクリア用データを予め設定
してあるデータ保持回路４と、このデータ保持回路４の
メモリクリア用データを印字用バッファメモリ１に直接
書込制御を行うダイレクトメモリアクセス制御回路６と
から構成されている。

データ保持回路４は、入力端子をアースに接続すること
によりメモリクリア用データを予め設定してある。この
データ保持回路４は、その出力端子をデータバスを介し
て印字用バッファメモリ１に接続されている。

ダイレクトメモリアクセス制御回路６は、クリア信号ラ
ッチ回路６１と、このクリア信号ラッチ回路６１からの
出力信号により動作し駆動信号を形成するパルス形成回
路６２と、このパルス形成回路６２からの駆動信号（Ｄ
ＭＡＲＱ）により動作するダイレクトメモリアクセス（
ＤＭＡ）回路６３と、ＤＭＡ回路６３からの許可信号（
ＤＭＡＡＫ＞を反転してパルス形成回路６２に与えるイ
ンバータ６４とから構成されている。

クリア信号ラッチ回路６１は、Ｄ型フリップフロップで
構成されており、Ｄ型フリップフロップのクロック端子
（ａ）にクリア指令を入力することによりクリア指令を
保持し、リセット　（Ｒ）端子にリセット信号が入力さ
れることにより保持を解除するようになっている。パル
ス形成回路６２は、発振回路６２Ａと、ゲート回路６２
Ｂと、４ビツトカウンタ６２Ｃと、選択回路６２Ｄと、
Ｄ型フリップフロップ６２Ｅとから構成されている。こ
のパルス形成回路６２は、クリア信号ラッチ回路６１か
ら出力信号が与えられるとゲート回路６２Ｂが開き、４
ビツトカウンタ６２Ｃが発振回路６２Ａのパルスを計数
し、その計数値が１１個分となったときに選択回路６２
ＤからＤ型フリップフロップ６２Ｅに信号が与えられ、
これによりＤ型フリップフロップ６２Ｅの反転出力端子
から駆動信号が出力されるようになっている。また、パ
ルス形成回路６２の４ビツトカウンタ６２ＣとＤ型フリ
ップフロップ６２Ｅのリセット　（Ｒ）ｉ子には、ＤＭ
Ａ回路６３のＤＭＡＡＫ端子からインバータ６４を介し
てリセット信号が供給されるようになっている。ＤＭＡ
回路６３は、入出力リフニス）　（ＩＯＲＱ）出力端子
がデータ保持回路４（７）ＯＥ端子に、アドレス出力端
子がアドレスバスを介して印字用バッファメモリｌに、
メモリ書込信号（ＭＥＭＷＲ）端子が印字用バッファメ
モリｌに、ＴＣ端子がクリア信号ラッチ回路６１のリセ
ッ）　（Ｒ）端子に、それぞれ接続されている。

このように構成された実施例の作用を説明する。

（ｉ）印字用バッファメモリをクリアしようとしたとき
、まず、端子（ａ）を“Ｌ”から“Ｈ”にする。すると
、クリア信号ラッチ回路６１は、その出力端子が“Ｈ”
となる。

（ｉｉ　）これにより、パルス形成回路６２のゲート回
路６２Ｂは、ゲートを開き、発振回路６２Ａのパルスを
４ビツトカウンタ６２Ｃに与える。４ビツトカウンタ６
２Ｃが計数し、その計数値がパルスを１１個分計数した
結果、選択回路６２Ｄからは、“Ｈ”信号がでてＤ型フ
リップフロップ６２Ｅの反転出力端子から出力される駆
動信号は、“Ｌ”となる。

（ｉｉｉ　＞従って、「Ｉ／○←メモリ」モードに設定
されていたＤ　Ｍ　Ａ回路６３は、各出力端子からＤＭ
ＡＫ、ｌ０ＲＤ、ＭＥＭＷＲをアクティブ出力する。

（ｉｖ　＞すると、ｌ０ＲＤを入力したデータ保持回路
４は、データバスにメモリクリア用データを出力する。

また、同時に、ＤＭＡ回路６３のＤＭＡ動作により、印
字用バッファメモリ１は、アドレスバスからのアドレス
指定によりデータバスのデータを書き込む。この書き込
みの結果、印字用バッファメモリ１のデータが一つクリ
アされる。

このとき、ＤＭＡ回路６３の出力端子からは、ＤＭＡＡ
Ｋが出力されて、パルス形成回路６２の４ビツトカウン
タ６２ＣおよびＤ型フリップフロップ６２Ｅがクリアさ
れることになる。その結果、４ビツトカウンタ６２Ｃお
よびＤ型フリップフロップ６２Ｅは最初から計数を始め
ることになって、再び■項からの動作を開始することに
なる。

（ｖ）そして、ＤＭＡ回路６３に設定されている印字用
バッファメモリ１をクリアする数分、印字用バッファメ
モリ１をクリアすると、ＤＭＡ回路６３からＴＣが出力
されてクリア信号ラッチ回路６１をリセットする。これ
により、パルス形成回路６２のゲート回路６２Ｂがゲー
トを閉じることになり、クリア動作を停止することにな
る。

本実施例は、印字用バッファメモリのクリア回路として
説明したが、このようにバッファメモリを有しソフト的
にこれをクリアするような装置に全て適用することがで
きる。

〔発明の効果〕

以上述べたように本発明は、ダイレクトメモリアクセス
制御回路の作用により、データ保持回路に保持されてい
るメモリクリア用データがこのメモリに直接書き込まれ
るので、演算処理装置に負担をかけることなく、高速に
メモリをクリアすることができるという効果がある。

【図面の簡単な説明】

第１図は本発明の実施例を示す回路図である。 １・・・・・・印字用バッファメモリ、２・・・・・・
メモリクリア回路、 ４・・・・・・データ保持回路、 ６・・・・・・ダイレクトメモリアクセス制御回路。 出　願　人　　　　　日本電気株式会社甲府日本電気株
式会社 代　理　人　　　　　弁理士　山内梅雄晃１０

Claims (1)

【特許請求の範囲】
1. データを一時記憶するメモリを有する装置において、メ
   モリクリア用データを予め設定してあるデータ保持回路
   と、このデータ保持回路のデータをこのメモリに直接書
   込制御を行うダイレクトメモリアクセス制御回路とを備
   え、前記ダイレクトメモリアクセス制御回路は起動をか
   けられると前記データ保持回路のデータを前記メモリに
   直接書き込みを行うように回路構成してなることを特徴
   とするメモリクリア回路。