JPS58121432A - メモリ制御回路 - Google Patents
メモリ制御回路Info
- Publication number
- JPS58121432A JPS58121432A JP57003796A JP379682A JPS58121432A JP S58121432 A JPS58121432 A JP S58121432A JP 57003796 A JP57003796 A JP 57003796A JP 379682 A JP379682 A JP 379682A JP S58121432 A JPS58121432 A JP S58121432A
- Authority
- JP
- Japan
- Prior art keywords
- address counter
- input
- memory circuit
- memory
- address
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Digital Computer Display Output (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＣＲＴ （Ｃａｔｈｏｄ Ｒａｙ Ｔｕｂｅ
）制御装置に関し、特にＣＲＴ表示情報を制御するメモ
リの制御回路に関する。
）制御装置に関し、特にＣＲＴ表示情報を制御するメモ
リの制御回路に関する。
通慣端末あるいはパーソナルコンビ２−夕の表示機器と
してＣＲＴディスプレイ装置が多く使われており、この
為マイクロプロセッサとＣＲＴディスプレイ装置の関１
ｃｅＲＴ制御装置が必要となる。
してＣＲＴディスプレイ装置が多く使われており、この
為マイクロプロセッサとＣＲＴディスプレイ装置の関１
ｃｅＲＴ制御装置が必要となる。
ＣＲＴ制御制御上置ＣＲＴ上に表示するデータを一時的
に蓄積するメモリ回路が必要となるが。
に蓄積するメモリ回路が必要となるが。
該メ峰りのアドレス指定は、アドレスカウンタによる、
順次転送製のアドレス制御が有利である。
順次転送製のアドレス制御が有利である。
この様なＣＲＴ制御１ｉＣＩでは、 Ｄ Ｍ Ａ （Ｄ
ＩＲＥＣＴＭＥＭＯＲＹ ＡＣＣＢ８８）転送によって
転送された情報はメモリ回路に一度記憶され、ＣＲＴデ
ィスプレイの表示タイミングに合せて、該メモリ回路か
ら絖み出されて、ＣＲＴディスプレイの制御を行なう。
ＩＲＥＣＴＭＥＭＯＲＹ ＡＣＣＢ８８）転送によって
転送された情報はメモリ回路に一度記憶され、ＣＲＴデ
ィスプレイの表示タイミングに合せて、該メモリ回路か
ら絖み出されて、ＣＲＴディスプレイの制御を行なう。
ところでメモリ回路は、電源投入後には情報を記憶する
全セルにデータを書込まないとセルのデータが確定しな
い、この為、該制御装置の電源投入直後にメモリ回路に
データを（飼えばＡＬＬ′ ０１）書込まないと、ＣＲ
Ｔディスプレイ上に誤まった情報が表示される恐れが生
じる。
全セルにデータを書込まないとセルのデータが確定しな
い、この為、該制御装置の電源投入直後にメモリ回路に
データを（飼えばＡＬＬ′ ０１）書込まないと、ＣＲ
Ｔディスプレイ上に誤まった情報が表示される恐れが生
じる。
００間ｍを解決する為に従来は、電源投入後にＤＭＡ転
送によって該制御装置のメモリ回路を初期してａ九、こ
の為プロセッサ部に負担がかがる事になる。
送によって該制御装置のメモリ回路を初期してａ九、こ
の為プロセッサ部に負担がかがる事になる。
ＣＲＴ制御装置におけるメモリ回路及び書込み制御の従
来列を第１図によって説明する。ここで′はメモリの書
込動作の理解を容易にする為にメモリの続出し時に必要
な機能杜省略しである。
来列を第１図によって説明する。ここで′はメモリの書
込動作の理解を容易にする為にメモリの続出し時に必要
な機能杜省略しである。
第１図において、初期リセット命令が信号１！ｌｔ通り
て６Ｒゲート８に入力される。ＯＲゲート８に論ｉｉｉ
％ ｌｌが出力されると信号線９を通りてアドレスカウ
ンタ３ｔリセツトする０次にデータがＤＭＡ転送される
と、書込制御信号が信号Ｉｉ２を通って、メモリ回路４
のライトイネーブル入力ＷＥに入力され、同時にアドレ
スカウンタ３のカウントイネーブル入力ＣＥに入力され
、前記アドレスカウンタ３ｔカウントアツプする。さら
にＤＭＡ転送されたデータは信号線１０ｔ′通ってメそ
□ り回路のデータ入力Ｄに入力される。ア
ドレスカウンタ３の出力０は信号＊ｓｔ通ってメモリ回
路４のアドレス入力人に入力されセルのアドレスが指定
される。信号１１５はカウント終了検出回路６に入力さ
れて、該アドレスカウンタが所定の数をカウントすると
信号＠７に検出信号を出力し、ＯＲゲ−）８ｔ−通って
アドレスカウンタをリセットする。
て６Ｒゲート８に入力される。ＯＲゲート８に論ｉｉｉ
％ ｌｌが出力されると信号線９を通りてアドレスカウ
ンタ３ｔリセツトする０次にデータがＤＭＡ転送される
と、書込制御信号が信号Ｉｉ２を通って、メモリ回路４
のライトイネーブル入力ＷＥに入力され、同時にアドレ
スカウンタ３のカウントイネーブル入力ＣＥに入力され
、前記アドレスカウンタ３ｔカウントアツプする。さら
にＤＭＡ転送されたデータは信号線１０ｔ′通ってメそ
□ り回路のデータ入力Ｄに入力される。ア
ドレスカウンタ３の出力０は信号＊ｓｔ通ってメモリ回
路４のアドレス入力人に入力されセルのアドレスが指定
される。信号１１５はカウント終了検出回路６に入力さ
れて、該アドレスカウンタが所定の数をカウントすると
信号＠７に検出信号を出力し、ＯＲゲ−）８ｔ−通って
アドレスカウンタをリセットする。
以上の様にメモリを初期化する為に、１つのメモリセル
に書込むのに１回のＤＭＡ転送が会費となりｎ個のメモ
リセルがあればｎ回のＤＭＡ転送が必要とな９．プロセ
ッサ部にそれだけ負担がかかることになる。
に書込むのに１回のＤＭＡ転送が会費となりｎ個のメモ
リセルがあればｎ回のＤＭＡ転送が必要とな９．プロセ
ッサ部にそれだけ負担がかかることになる。
本発明は、リセット命令ｔ−演出すると基本のクロック
によりアドレスカウンタを自動的にカウントアツプする
ことにＬりｍ記欠点を除去し、電源投入１［＆のプロセ
ッサ部の負担１軽減・できる様にした装置を提供するも
のである。
によりアドレスカウンタを自動的にカウントアツプする
ことにＬりｍ記欠点を除去し、電源投入１［＆のプロセ
ッサ部の負担１軽減・できる様にした装置を提供するも
のである。
本発明による制御糾［は、リセット命令を検出する７リ
ツプフロツプを設けることにより、アドレスカウンタを
基準となるクロックでカウントアツプしてメモリ回Ｗ＆
を初期化出来、かつ該カウンタが所定の籠に達すると終
了検出回路が動作して前記７リツプフロツグをリセット
することを特徴とする制御回路である。
ツプフロツプを設けることにより、アドレスカウンタを
基準となるクロックでカウントアツプしてメモリ回Ｗ＆
を初期化出来、かつ該カウンタが所定の籠に達すると終
了検出回路が動作して前記７リツプフロツグをリセット
することを特徴とする制御回路である。
本発明は、初期リセット命令を検出し、該リセット命令
検出信号により、アドレスカウンタｔカウントアツプし
、かつメモリを書込み状態にし。
検出信号により、アドレスカウンタｔカウントアツプし
、かつメモリを書込み状態にし。
順次初期データをメモリに書込み、所定のデータが書込
み終了後にアドレスカウンタを初期状態にリセットし、
かつリセット命令検出回路をリセットして１通常動作モ
ードに切換えるものである。
み終了後にアドレスカウンタを初期状態にリセットし、
かつリセット命令検出回路をリセットして１通常動作モ
ードに切換えるものである。
次に本発明の実施例について図面を参照して説明する。
＠２図は本発明の一実施岡である。
ＩＮ２図の実施例は、初期リセット命令が信号線２１１
通って、フリップフルツブからなるリセット命令検出回
路２２のセット人力８に入力され、該検出回路２２の出
力Ｑは信号１１２３ｔ−通ってＯＲゲート２４に入力さ
れ、０几ゲート２４の他方の入力はＤＭＡ転送によみ書
込制御信号２５が入力される。ＯＲゲート４の出力は信
号＠２６ｔ−通ってアドレスカウンタ２フ０カウントイ
ネーブル入力ＣＥ及びメモリ回路２８のライトイネーブ
ル入力ＷＥに入力される。アドレスカウンタ２７Ｃ）出
力は信号線２９ｔ−通ってメモリ回路２８のアドレス入
力Ａ及びアドレスカウンタ終了検出回路３０に入力され
る。検出回路３０の出力は信号＠３１を通りてＯＲゲー
ト３２に入力され、ＯＲゲート３２の出力は信号＠３３
ｔ−通ってアドレスカウンタ２７のリセット人力Ｒに入
力される。ＯＲゲート３２の他方の入力は、信号１１２
１が入力される。
通って、フリップフルツブからなるリセット命令検出回
路２２のセット人力８に入力され、該検出回路２２の出
力Ｑは信号１１２３ｔ−通ってＯＲゲート２４に入力さ
れ、０几ゲート２４の他方の入力はＤＭＡ転送によみ書
込制御信号２５が入力される。ＯＲゲート４の出力は信
号＠２６ｔ−通ってアドレスカウンタ２フ０カウントイ
ネーブル入力ＣＥ及びメモリ回路２８のライトイネーブ
ル入力ＷＥに入力される。アドレスカウンタ２７Ｃ）出
力は信号線２９ｔ−通ってメモリ回路２８のアドレス入
力Ａ及びアドレスカウンタ終了検出回路３０に入力され
る。検出回路３０の出力は信号＠３１を通りてＯＲゲー
ト３２に入力され、ＯＲゲート３２の出力は信号＠３３
ｔ−通ってアドレスカウンタ２７のリセット人力Ｒに入
力される。ＯＲゲート３２の他方の入力は、信号１１２
１が入力される。
一方初期リセット検出回路２２の出力Ｑは信号線３４ｔ
ｉｌｌＤＡＮＤゲート３５に入力され、ＡＮＤゲート３
５の出力は信号１１１６を通やメモリ回路２８のデータ
人力りに入力される。ＡＮＤゲート３５の他方の入力は
信号線３７が入力される。
ｉｌｌＤＡＮＤゲート３５に入力され、ＡＮＤゲート３
５の出力は信号１１１６を通やメモリ回路２８のデータ
人力りに入力される。ＡＮＤゲート３５の他方の入力は
信号線３７が入力される。
次に第２図の動作を第３図によシ説・明する。初期りセ
ット分会が入力されると信号線１ｔ−通って７リツプ７
０ツブ２ｔ−セットする。ツリツブ７０ツブ２２がセッ
トされると出力Ｑには論理１１′がＱには論理１０′が
出力され、初期設定状態となり、６Ｒゲート２４の出力
が論理１１＃となってクロックφ及びφでアドレスカウ
ンタ２７がカウントアツプする。さらにメモリ回路２８
はライトイネーブル状態となりているので、カクンタの
出力に従ったメモリ回路のアドレスに情報が書込まれる
。仁の時ＡＮＤゲート３５の出力祉論珊％ ０１になっ
ており、メ峰り回路２８に祉論理％ □ ｌの情報が書
込まれる。アドレスカラン−２７が所定Ｏ数ｔカウント
するとアドレスカウンタ終了検出回路３０が動作してＯ
Ｒゲート１２【通ってアドレスカウンタ７ｔリセツトし
、同時に７リツプフロツプ２ｔリセツトし、信号線２３
が＃Ｉ１１理１０′信号＠３４が論理１１′となりＤＭ
Ａ転送可能な状態となる。
ット分会が入力されると信号線１ｔ−通って７リツプ７
０ツブ２ｔ−セットする。ツリツブ７０ツブ２２がセッ
トされると出力Ｑには論理１１′がＱには論理１０′が
出力され、初期設定状態となり、６Ｒゲート２４の出力
が論理１１＃となってクロックφ及びφでアドレスカウ
ンタ２７がカウントアツプする。さらにメモリ回路２８
はライトイネーブル状態となりているので、カクンタの
出力に従ったメモリ回路のアドレスに情報が書込まれる
。仁の時ＡＮＤゲート３５の出力祉論珊％ ０１になっ
ており、メ峰り回路２８に祉論理％ □ ｌの情報が書
込まれる。アドレスカラン−２７が所定Ｏ数ｔカウント
するとアドレスカウンタ終了検出回路３０が動作してＯ
Ｒゲート１２【通ってアドレスカウンタ７ｔリセツトし
、同時に７リツプフロツプ２ｔリセツトし、信号線２３
が＃Ｉ１１理１０′信号＠３４が論理１１′となりＤＭ
Ａ転送可能な状態となる。
本発明は以上説明した様に７リツプ７０ツブとＡＮＤゲ
ート及びＯＢゲートを付加する事により。
ート及びＯＢゲートを付加する事により。
プロセッサ部に負担をかけずにメモリ回路の初期化を行
なう仁とが出来、ＣＲＴ制御装置等に使用して有効であ
る。
なう仁とが出来、ＣＲＴ制御装置等に使用して有効であ
る。
第１図は従来例を示した機能ブロック図、＠２図は本発
明の一実施ｆｌｔ示し九機能ブロック図。 第３図は第２図の動作を示すタイムチャートである。 ３・・・・・・アドレスカウンタ、４・・・・・・メモ
リ回路。 ６・・・・・・カウント終了検出回路、８・・・・・・
ゲート回路。
明の一実施ｆｌｔ示し九機能ブロック図。 第３図は第２図の動作を示すタイムチャートである。 ３・・・・・・アドレスカウンタ、４・・・・・・メモ
リ回路。 ６・・・・・・カウント終了検出回路、８・・・・・・
ゲート回路。
Claims (1)
- アドレスカウンタによってメモリのアドレスを指定する
制御装置において、該制御装置のす゛セット命令を検出
するフリップ７０ツブを設け、該フリップフロップによ
り前記アドレスカウンタを基準となるクロックでカウン
トアツプして、咳メモリ回ＩＩを初期化する仁とを特徴
とするメモリ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57003796A JPS58121432A (ja) | 1982-01-13 | 1982-01-13 | メモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57003796A JPS58121432A (ja) | 1982-01-13 | 1982-01-13 | メモリ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58121432A true JPS58121432A (ja) | 1983-07-19 |
Family
ID=11567150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57003796A Pending JPS58121432A (ja) | 1982-01-13 | 1982-01-13 | メモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58121432A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60122418A (ja) * | 1983-11-17 | 1985-06-29 | Fujitsu Ltd | メモリクリア方式 |
-
1982
- 1982-01-13 JP JP57003796A patent/JPS58121432A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60122418A (ja) * | 1983-11-17 | 1985-06-29 | Fujitsu Ltd | メモリクリア方式 |
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