JPS62131356A - マイクロプロセツサシステムの周辺制御回路 - Google Patents
マイクロプロセツサシステムの周辺制御回路Info
- Publication number
- JPS62131356A JPS62131356A JP27286785A JP27286785A JPS62131356A JP S62131356 A JPS62131356 A JP S62131356A JP 27286785 A JP27286785 A JP 27286785A JP 27286785 A JP27286785 A JP 27286785A JP S62131356 A JPS62131356 A JP S62131356A
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- Japan
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- signal
- peripheral
- peripheral control
- common
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロプロセッサシステムの周辺制御回路に
間する。
間する。
〔従来の技術）
従来、マイクロプロセッサシステムの周辺制御回路とし
ては、第３図に示すように、周辺の状態を表わす信号６
を入力ボート１７、共通アドレスバス１３ヲ介してマイ
クロプロセッサ２ｏがボート読出し制御信号２１により
取り込み、マイクロプロセッサ２０が判断して共通デー
タバス１２ヲ介して出力ボート１８に周辺制御データを
ボート書込み制御信号１９により書込むことで周辺制御
信号８を発止させるものや、第４図に示すように、ＲＯ
Ｍ２５とレジスタ１．２を組み合わせ、状態番号を表わ
す信号７と周辺の状態を表わす信号６とプロセッサから
の制御信号２３を合わせてＲＯＭ２５のアドレス入力端
子に入力し、ＲＯＭ２５のデータ出力２４１８レジスタ
２においで一定周期のクロック信号２２のタイミングで
保持し、レジスタ２の出力の一部を周辺制御信号８、残
りを状態番号を表わす信号７としてＲＯＭ２５のアドレ
ス入力へフィードバックするもので、あらかじめ周辺の
状態、状態番号、プロセッサからの制御信号の全状態に
対する周辺制御データ、次に遷移する状態の番号を日０
Ｍ２５に書込んでおくことにより、逐次外部状態と内部
状態を判断し、内部状態を変化させながら必要な周辺の
シーケンス制御を行なうものがある。
ては、第３図に示すように、周辺の状態を表わす信号６
を入力ボート１７、共通アドレスバス１３ヲ介してマイ
クロプロセッサ２ｏがボート読出し制御信号２１により
取り込み、マイクロプロセッサ２０が判断して共通デー
タバス１２ヲ介して出力ボート１８に周辺制御データを
ボート書込み制御信号１９により書込むことで周辺制御
信号８を発止させるものや、第４図に示すように、ＲＯ
Ｍ２５とレジスタ１．２を組み合わせ、状態番号を表わ
す信号７と周辺の状態を表わす信号６とプロセッサから
の制御信号２３を合わせてＲＯＭ２５のアドレス入力端
子に入力し、ＲＯＭ２５のデータ出力２４１８レジスタ
２においで一定周期のクロック信号２２のタイミングで
保持し、レジスタ２の出力の一部を周辺制御信号８、残
りを状態番号を表わす信号７としてＲＯＭ２５のアドレ
ス入力へフィードバックするもので、あらかじめ周辺の
状態、状態番号、プロセッサからの制御信号の全状態に
対する周辺制御データ、次に遷移する状態の番号を日０
Ｍ２５に書込んでおくことにより、逐次外部状態と内部
状態を判断し、内部状態を変化させながら必要な周辺の
シーケンス制御を行なうものがある。
上述した前者の従来例は、周辺制御が複雑になるとプロ
セッサの負担が大きくなり、システム全体の処理能力が
低下するという欠点があり、復習の従来例では処理シー
ケンスが固定となり、デバッグの能乙が悪いという欠点
がある。
セッサの負担が大きくなり、システム全体の処理能力が
低下するという欠点があり、復習の従来例では処理シー
ケンスが固定となり、デバッグの能乙が悪いという欠点
がある。
〔問題点を解決するための手段：
本発明のマイクロプロセッサシステムの周辺制御回路は
、周辺の状態と状態番号の各組合せ（こ対する周辺制御
の内容と次に遷移すべき状態番号が予め書込まれでいる
、マイクロプロセッサシステムの共通メモリと、前記共
通メモリからマイクロプロセッサシステムの共通データ
バスに読出された、周辺制御の内容と次に遷移すべき状
態番号が保持されるレジスタと、周辺の状態を表わす信
号と前記レジスタの次に遷移すべき状態番号から生成さ
れ、前記共通メモリの対応する周辺制御の内容と次に遷
移すべき状態番号を読出すためのアドレス情報をマイク
ロプロセッサシステムの共通アドレスバスに出力するト
ライステートバッファと、マイクロプロセッサシステム
に対して共通バス使用要求信号を出力し、マイクロプロ
セッサシステムから共通バス使用許可信号が入力してい
る周、前記トライステートバッファにイネーブル信号、
前記共通メモリにメモリ読出し制御信号を出力するＤＭ
Ａ制御回路を有する。
、周辺の状態と状態番号の各組合せ（こ対する周辺制御
の内容と次に遷移すべき状態番号が予め書込まれでいる
、マイクロプロセッサシステムの共通メモリと、前記共
通メモリからマイクロプロセッサシステムの共通データ
バスに読出された、周辺制御の内容と次に遷移すべき状
態番号が保持されるレジスタと、周辺の状態を表わす信
号と前記レジスタの次に遷移すべき状態番号から生成さ
れ、前記共通メモリの対応する周辺制御の内容と次に遷
移すべき状態番号を読出すためのアドレス情報をマイク
ロプロセッサシステムの共通アドレスバスに出力するト
ライステートバッファと、マイクロプロセッサシステム
に対して共通バス使用要求信号を出力し、マイクロプロ
セッサシステムから共通バス使用許可信号が入力してい
る周、前記トライステートバッファにイネーブル信号、
前記共通メモリにメモリ読出し制御信号を出力するＤＭ
Ａ制御回路を有する。
このように、マイクロ−７０セツサシステムの共通メモ
リに、周辺の状態と状態番号の全ての組合せについで、
周辺制御の内容と次に遷移すべき状態番号を予め書込み
、周辺の状態を表わす外部入力信号と状態番号によって
アドレス信号を作成し、共通メモリに対してｆ）ＭＡに
よる読出しを行ない、読出されたデータを周辺制御信号
出力と次に遷移すべき状態番号としてレジスタに保持し
て逐次、状態番号を変えながら周辺のシーケンス制御を
行なうことにより、処理シーケンスが可変となってデバ
ッグの能率が上がり、また、プロセッサの負担が軽減さ
れる。
リに、周辺の状態と状態番号の全ての組合せについで、
周辺制御の内容と次に遷移すべき状態番号を予め書込み
、周辺の状態を表わす外部入力信号と状態番号によって
アドレス信号を作成し、共通メモリに対してｆ）ＭＡに
よる読出しを行ない、読出されたデータを周辺制御信号
出力と次に遷移すべき状態番号としてレジスタに保持し
て逐次、状態番号を変えながら周辺のシーケンス制御を
行なうことにより、処理シーケンスが可変となってデバ
ッグの能率が上がり、また、プロセッサの負担が軽減さ
れる。
次に、本発明の実施例について図面を参照しで説明する
。
。
第１図は本発明のマイクロプロセッサシステムの周辺制
御回路の一実施例を示すブロック図である。
御回路の一実施例を示すブロック図である。
マイクロプロセッサシステムの共通メモリ１６には、周
辺の状態と状態番号のｔての組合せについで、周辺制御
の内容と次に遷移可りき状態番号が予め書込まれでいる
。レジスタ１には周辺の状態を表わす信号６が、ＤＭＡ
と同期をとるために保持される。スイッチ５は共通メモ
リ１６のエリア設定用である。レジスタ２には共通メモ
リ１６がらマイクロプロセッサシステムの共通データバ
ス１２１こ続出された、周辺制御の内容と次に遷移すべ
き状態番号が保持され、周辺制御信号８、状態番号を表
わす信号７としで出力される。トライステートバッフ？
３は出力イネーブル信号１４が出力されている間、レジ
スタ１の周辺の状態を表わす信号１５、レジスタ２の状
態番号を表わす信号７、スイッチ５で設定された信号か
らなるアドレス信号をマイクロプロセッサシステムの共
通アドレスバス１３に出力する。ＤＭＡ制御回路４は一
定の時間間隔でマイクロプロセッサシステムに対して共
通バス使用要求信号１０ヲ出力し、システムからの共通
バス使用許可信号１１がオンになっている間だけ出力イ
ネーブル信号１４ヲトライステートバツフア３に出力し
てアドレス信号を出力するととも１こ、メモリ読出し制
御信号２６を共通メモリ１６に出力し、共通メモ１，１
１６からデータ（周辺制御の内容と次に遷移すべき状態
番号）を読出し、レジスタ２に保持する。
辺の状態と状態番号のｔての組合せについで、周辺制御
の内容と次に遷移可りき状態番号が予め書込まれでいる
。レジスタ１には周辺の状態を表わす信号６が、ＤＭＡ
と同期をとるために保持される。スイッチ５は共通メモ
リ１６のエリア設定用である。レジスタ２には共通メモ
リ１６がらマイクロプロセッサシステムの共通データバ
ス１２１こ続出された、周辺制御の内容と次に遷移すべ
き状態番号が保持され、周辺制御信号８、状態番号を表
わす信号７としで出力される。トライステートバッフ？
３は出力イネーブル信号１４が出力されている間、レジ
スタ１の周辺の状態を表わす信号１５、レジスタ２の状
態番号を表わす信号７、スイッチ５で設定された信号か
らなるアドレス信号をマイクロプロセッサシステムの共
通アドレスバス１３に出力する。ＤＭＡ制御回路４は一
定の時間間隔でマイクロプロセッサシステムに対して共
通バス使用要求信号１０ヲ出力し、システムからの共通
バス使用許可信号１１がオンになっている間だけ出力イ
ネーブル信号１４ヲトライステートバツフア３に出力し
てアドレス信号を出力するととも１こ、メモリ読出し制
御信号２６を共通メモリ１６に出力し、共通メモ１，１
１６からデータ（周辺制御の内容と次に遷移すべき状態
番号）を読出し、レジスタ２に保持する。
第２図は周辺の状態を表わす信号６がＡＩからＡ２へ変
化した時に、周辺への制御信号を３．−＋Ｂ２→Ｂ３と
変化させる場合の動作例を示している。この場合、共通
メモリ１６には（ＡＩ 、 Ｓｔ ）、（Ａ２゜Ｓｔ）
、（Ａ２． Ｓ２）、（Ａ２． Ｓ３）のアドレスに対
して各々（ｆＬ 、 Ｓｔ ）、（８２，Ｓ７）、（８
３，Ｓ３）、（８３，Ｓいというデータが書込まれでい
る。
化した時に、周辺への制御信号を３．−＋Ｂ２→Ｂ３と
変化させる場合の動作例を示している。この場合、共通
メモリ１６には（ＡＩ 、 Ｓｔ ）、（Ａ２゜Ｓｔ）
、（Ａ２． Ｓ２）、（Ａ２． Ｓ３）のアドレスに対
して各々（ｆＬ 、 Ｓｔ ）、（８２，Ｓ７）、（８
３，Ｓ３）、（８３，Ｓいというデータが書込まれでい
る。
（発明の効果）
以上説明したように本発明は、マイクロプロセッサシス
テム内のメモリから逐次ＤＭＡで読出したデータにより
シーケンスの制御を行なうことにより、プロセッサから
の指令の伝達はメモリの書替えだけでよく、シーケンス
の変更が容易で、制御シーケンスのデバッグをシステム
のプログラム側で行なえ、制御用のデータをあうかしめ
メモリに書込むことでプロセッサの負担を軽減できる効
果がある。
テム内のメモリから逐次ＤＭＡで読出したデータにより
シーケンスの制御を行なうことにより、プロセッサから
の指令の伝達はメモリの書替えだけでよく、シーケンス
の変更が容易で、制御シーケンスのデバッグをシステム
のプログラム側で行なえ、制御用のデータをあうかしめ
メモリに書込むことでプロセッサの負担を軽減できる効
果がある。
第１図は本発明のマイクロプロセッサシステムの周辺制
御回路の一実施例を示すブロック図、第２図は第１図の
動作を示すタイムチャート、第３図は工／○ボートを使
用した従来例を示すブロック図、第４図は従来のＲＯＭ
を使用したシーケンス制御回路のブロック図である。 １・・・レジスタ、 ２・・・レジスタ、 ３・・・トライステートバッファ、 ４・・・ＤＭＡ制御回路、 ５・・・メそリエリア設定用スイッチ、６・・・周辺の
状態を表わす信号、 ７・・・状態番号を表わす信号、 ８・・・周辺制御回路、 ９・・・クロック信号、 １０・・・共通パス使用要求信号、 １１・・・共通バス使用許可信号、 １２・・・共通データバス、 １３・・・共通アドレスバス、 １４・・・出力イネーブル信号、 １５・・・レジスタ１の出力、 Ｉ６・・・共通メモリ、 ２６・・・メモリ読出し制御信号。 第３図 第４図
御回路の一実施例を示すブロック図、第２図は第１図の
動作を示すタイムチャート、第３図は工／○ボートを使
用した従来例を示すブロック図、第４図は従来のＲＯＭ
を使用したシーケンス制御回路のブロック図である。 １・・・レジスタ、 ２・・・レジスタ、 ３・・・トライステートバッファ、 ４・・・ＤＭＡ制御回路、 ５・・・メそリエリア設定用スイッチ、６・・・周辺の
状態を表わす信号、 ７・・・状態番号を表わす信号、 ８・・・周辺制御回路、 ９・・・クロック信号、 １０・・・共通パス使用要求信号、 １１・・・共通バス使用許可信号、 １２・・・共通データバス、 １３・・・共通アドレスバス、 １４・・・出力イネーブル信号、 １５・・・レジスタ１の出力、 Ｉ６・・・共通メモリ、 ２６・・・メモリ読出し制御信号。 第３図 第４図
Claims (1)
- 【特許請求の範囲】 周辺の状態と状態番号の各組合せに対する周辺制御の内
容と次に遷移すべき状態番号が予め書込まれている、マ
イクロプロセッサシステムの共通メモリと、 前記共通メモリからマイクロプロセッサシステムの共通
データバスに読出された、周辺制御の内容と次に遷移す
べき状態番号が保持されるレジスタと、 周辺の状態を表わす信号と前記レジスタの次に遷移すべ
き状態番号から生成され、前記共通メモリの対応する周
辺制御の内容と次に遷移すべき状態番号を読出すための
アドレス情報をマイクロプロセッサシステムの共通アド
レスバスに出力するトライステートバッファと、 マイクロプロセッサシステムに対して共通バス使用要求
信号を出力し、マイクロプロセッサシステムから共通バ
ス使用許可信号が入力している間、前記トライステート
バッファにイネーブル信号、前記共通メモリにメモリ読
出し制御信号を出力するＤＭＡ制御回路を有する、マイ
クロプロセッサシステムの周辺制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27286785A JPS62131356A (ja) | 1985-12-03 | 1985-12-03 | マイクロプロセツサシステムの周辺制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27286785A JPS62131356A (ja) | 1985-12-03 | 1985-12-03 | マイクロプロセツサシステムの周辺制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62131356A true JPS62131356A (ja) | 1987-06-13 |
Family
ID=17519867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27286785A Pending JPS62131356A (ja) | 1985-12-03 | 1985-12-03 | マイクロプロセツサシステムの周辺制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62131356A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5025490A (en) * | 1988-09-19 | 1991-06-18 | Hitachi, Ltd. | Cathode-ray tube with its display front protected from undesirable electrification |
-
1985
- 1985-12-03 JP JP27286785A patent/JPS62131356A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5025490A (en) * | 1988-09-19 | 1991-06-18 | Hitachi, Ltd. | Cathode-ray tube with its display front protected from undesirable electrification |
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