JPH04107666A - Ｄｍａ転送方式 - Google Patents
Ｄｍａ転送方式Info
- Publication number
- JPH04107666A JPH04107666A JP22731190A JP22731190A JPH04107666A JP H04107666 A JPH04107666 A JP H04107666A JP 22731190 A JP22731190 A JP 22731190A JP 22731190 A JP22731190 A JP 22731190A JP H04107666 A JPH04107666 A JP H04107666A
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory
- transfer
- address
- state
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015654 memory Effects 0.000 claims abstract description 67
- 238000000034 method Methods 0.000 claims description 6
- 239000000872 buffer Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 239000003795 chemical substances by application Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、一対のメモリの間でデータをＤＭＡ転送する
ＤＭＡ転送方式に関するものである。
ＤＭＡ転送方式に関するものである。
従来よりこの種のＤＭＡ転送方式として、第７図に示す
ような構成のものが知られている。ＤＭＡコントローラ
１は、一対のメモリ２ａ、２ｂの間でのデータの転送を
制御するものであって、ＤＭＡ転送を行う際には、まず
、ＣＰＵ３がバスホールド状態となり、以後、ＤＭＡ転
送が終了するまでの間、ＣＰＵ３は、アドレスバスＡお
よびデータバスＤに関与しなくなる０次に、ＤＭＡコン
トローラ１がバスマスタになってメモリ２ａ、２ｂへの
アクセスを開始する。 バスマスタになったＤＭＡコントローラ１は、転送元に
なるメモリ２ａに対し、あらかじめ設定された転送元ア
ドレスを読出信号ＲＤとともに出力してデータを読み出
し、読み出したデータをＤＭＡコントローラ１内に一旦
ラッチする０次に、そのデータを、転送先になるメモリ
２ｂに対し、あらかじめ設定された転送先アドレスおよ
び書込信号ＷＲとともに出力し、メモリ２ｂにデータを
書き込むのである。ＤＭＡコントローラ１より°アドレ
スバスＡに出力されているアドレスデータはデコータ４
に入力され、デコータ４からはアドレスデータに対応し
たチップセレクト信号ＣＳａ、ＣＳｂが出力されて、各
メモリ２ａ、２ｂに入力される。 すなわち、ＤＭＡコントローラ１において、第８図（ａ
）に示すように、転送元アドレスを指定すると第８図（
ｃ）のようにメモリ２ａを動作許可状態にするチップセ
レクト信号ＣＳａが出力される。 この間に、第８図（ｅ）のように読出信号ＲＤが出力さ
れて第８図（ｂ）のようにメモリ２ａからデータが読み
出される。その後、第８図（ａ）のように転送先アドレ
スを指定すると第８図（ｄ）のようにメモリ２ｂを動作
許可状態にするチップセレクト信号Ｃ８ｂが出力される
。この間に、第８図（ｂ）のようにデータを送出した状
態で、第８図（ｆ）のように書込信号畦を出力すると、
メモリ２ｂにデータが書き込まれるのである０以上のよ
うにして、メモリ２ａからメモリ２ｂへのデータの転送
がなされる。
ような構成のものが知られている。ＤＭＡコントローラ
１は、一対のメモリ２ａ、２ｂの間でのデータの転送を
制御するものであって、ＤＭＡ転送を行う際には、まず
、ＣＰＵ３がバスホールド状態となり、以後、ＤＭＡ転
送が終了するまでの間、ＣＰＵ３は、アドレスバスＡお
よびデータバスＤに関与しなくなる０次に、ＤＭＡコン
トローラ１がバスマスタになってメモリ２ａ、２ｂへの
アクセスを開始する。 バスマスタになったＤＭＡコントローラ１は、転送元に
なるメモリ２ａに対し、あらかじめ設定された転送元ア
ドレスを読出信号ＲＤとともに出力してデータを読み出
し、読み出したデータをＤＭＡコントローラ１内に一旦
ラッチする０次に、そのデータを、転送先になるメモリ
２ｂに対し、あらかじめ設定された転送先アドレスおよ
び書込信号ＷＲとともに出力し、メモリ２ｂにデータを
書き込むのである。ＤＭＡコントローラ１より°アドレ
スバスＡに出力されているアドレスデータはデコータ４
に入力され、デコータ４からはアドレスデータに対応し
たチップセレクト信号ＣＳａ、ＣＳｂが出力されて、各
メモリ２ａ、２ｂに入力される。 すなわち、ＤＭＡコントローラ１において、第８図（ａ
）に示すように、転送元アドレスを指定すると第８図（
ｃ）のようにメモリ２ａを動作許可状態にするチップセ
レクト信号ＣＳａが出力される。 この間に、第８図（ｅ）のように読出信号ＲＤが出力さ
れて第８図（ｂ）のようにメモリ２ａからデータが読み
出される。その後、第８図（ａ）のように転送先アドレ
スを指定すると第８図（ｄ）のようにメモリ２ｂを動作
許可状態にするチップセレクト信号Ｃ８ｂが出力される
。この間に、第８図（ｂ）のようにデータを送出した状
態で、第８図（ｆ）のように書込信号畦を出力すると、
メモリ２ｂにデータが書き込まれるのである０以上のよ
うにして、メモリ２ａからメモリ２ｂへのデータの転送
がなされる。
【発明が解決しようとする課題】
上記構成によれば、メモリ２ａ、２ｂの間でのデータの
転送には、転送元アドレスを指定するバスサイクルと、
転送先アドレスを指定するパスサイクルとの２バスサイ
クルが必要になる。 したがって、データをさらに高速に転送するには１バス
サイクルでデータを転送できるようにすることが要求さ
れる。 本発明は上記要求を満たすことを目的とするものであり
、１バスサイクルでメモリ間でのデータ転送を可能とし
、従来に比較してデータの転送時間がほぼ半分に短縮さ
れたＤＭＡ転送方式を提供しようとするものである。
転送には、転送元アドレスを指定するバスサイクルと、
転送先アドレスを指定するパスサイクルとの２バスサイ
クルが必要になる。 したがって、データをさらに高速に転送するには１バス
サイクルでデータを転送できるようにすることが要求さ
れる。 本発明は上記要求を満たすことを目的とするものであり
、１バスサイクルでメモリ間でのデータ転送を可能とし
、従来に比較してデータの転送時間がほぼ半分に短縮さ
れたＤＭＡ転送方式を提供しようとするものである。
本発明では、上記目的を達成するために、互いに独立し
た各一対のアドレスバスおよびデータバスと、各アドレ
スバスおよび各データバスに対応した一対のメモリとを
設け、一方のメモリを読出状態にしたときに同時に他方
のメモリを書込状態にするとともに、読出状態が選択さ
れているメモリから書込状態が選択されているメモリへ
のデータの転送を許可するように両データバス間を接続
するＤＭＡコントローラを設けている。
た各一対のアドレスバスおよびデータバスと、各アドレ
スバスおよび各データバスに対応した一対のメモリとを
設け、一方のメモリを読出状態にしたときに同時に他方
のメモリを書込状態にするとともに、読出状態が選択さ
れているメモリから書込状態が選択されているメモリへ
のデータの転送を許可するように両データバス間を接続
するＤＭＡコントローラを設けている。
上記構成によれば、一方のメモリが読出状態のときに他
方のメモリが書込状態になるのであって、データの読出
と書込とが同時に進行するので、１バスサイクルでデー
タのＤＭＡ転送が可能になり、従来の２バスサイクルを
要していたＤＭＡ転送方式に比較して同じデータをほぼ
半分の時間で転送できるようになるのである。
方のメモリが書込状態になるのであって、データの読出
と書込とが同時に進行するので、１バスサイクルでデー
タのＤＭＡ転送が可能になり、従来の２バスサイクルを
要していたＤＭＡ転送方式に比較して同じデータをほぼ
半分の時間で転送できるようになるのである。
【実施例１】
第１図に示すように、アドレスバスＡ ａ 、Ａ ｂお
よびデータバスＤ ａ 、Ｄ ｂは、ＤＭＡコントロー
ラ１を介して分離され、各アドレスバスＡａ。 Ａｂおよび各データバスＤ ａ 、Ｄ ｂに対応してそ
れぞれメモリ２ａ、２ｂが接続される。また、アドレス
バスＡ ａ 、Ａ ｂを伝送されるアドレスデータに基
づいて各メモリ２ ａ 、 ２ｂにチップセレクト信号
ＣＳａ、ＣＳｂを出力するデコーダ４ａ、４ｂも２個設
けられている。第１図ではＣＰＵ３には、アドレスバス
ＡａおよびデータバスＤａが接続されているが、アドレ
スバスＡｂおよびデータバスＤｂを接続するようにして
もよい、また、本実施例では、両メモリ２ａ、２ｂの間
で双方向にデータが転送できるように、読出信号ＲＤａ
、ＲＤｂおよび書込信号−ＲａＪＲｂは、各メモリ２ａ
、２ｂにそれぞれ入力される。 ＤＭＡコントローラ１は、第２図に示すように、各メモ
リ２ａ、２ｂのアドレスを指定する一対のアドレスカウ
ンタレジスタ１１ ａ、１ ｌ ｂを備え、各アドレス
カウンタレジスタｌｌａ、ｌｌｂの出力はそれぞれ各ア
ドレスバスＡ ａ 、Ａ ｂに接続される０両データバ
スＤ ａ 、Ｄ ｂの間には、データバスＤ ａ 、Ｄ
ｂの各ビットごとに一対の３・ステートバッファＴ
Ｂ ａ 、 Ｔ Ｂ ｂを備えた転送方向切換回路１２
が設けられ、各３ステートバツフアＴＢａ、ＴＢｂを選
択的に動作させることにより、データの転送方向が決定
されるようになっている。 すなわち、一方の３ステートバツフアＴ Ｂ ａは制御
信号により動作状態が制御され、他方の３ステートバツ
フアＴＢｂはノット回路ＮＯＴ、により制御信号を反転
した信号により動作状態が制御されるのであって、互い
に相反する信号で動作状暦が制御されることにより、一
方が選択的に動作可能となるのである。ここに、各３ス
テートバツフアＴＢａ、ＴＢｂは制御端子が“Ｌ″のと
きに動作可能になる。 制御信号は、ＤＭＡコントローラ１の内部でクロックコ
ントローラ１３により生成される動作許可信号ＯＥと、
転送方向設定信号ＤＩＲとの論理和をとるオア回路ＯＲ
の出力として得られる。クロックコントローラ１３は、
ＤＭＡコントローラ１の内部の基準クロック信号ＣＬＫ
を発生し、ＣＰＵ３からの転送開始信号ＤＨＡＳＴを受
けると、基準クロ準クロック信号ＣＬＫに基づいて、動
作許可信号ＯＥと、転送方向設定信号ＤＩＲとを出力す
るのである。 動作許可信号ＯＥは、ＤＭＡ転送中には“Ｌ”になり、
転送方向設定信号ＤＩＲは、アドレスカウンタレジスタ
ｌｌａ、ｌｌｂに設定されているアドレスに応じて、“
Ｈ”または“Ｌ”になる、転送方向設定信号ＤＩＲが“
Ｌ”であるときには、３ステートバツフアＴＢａが動作
可能になるから、転送方向切換回路１２は、データバス
ＤａからデータバスＤｂへの伝送を可能とする。 クロックコントローラ１３からは、読み書き制御信号が
出力され、４個の反転出力型の３ステートバッフｙＴＲ
ａ、ＴＲｂ、ＴＷａ、ＴＷｂおよびノット回路Ｎ０Ｔ２
よりなる読み書き切換回路１４を通して読出信号ＲＤａ
、ＲＤｂおよび書込信号１１Ｒａ 。 ＷＲｂが出力される。ノット回路ＮＯＴ、には転送方向
切換信号ＤＩＲが入力されており、一方のメモリ２ａ、
２ｂに対して読出信号ＲＤａ、ＲＤｂが出力されている
ときには、他方のメモリ２ａ、２ｂには書込信号ＮＲａ
、ｌｌＲｂが出力されるようになっている。転送方向設
定信号ＤＩＲが“Ｌ”であるときには、３ステートバッ
ファＴＲａ、ＴＷｂが動作可能になるから、メモリ２ａ
に読出信号ＲＤａが入力され、メモリ２ｂに書込信号Ｍ
Ｒｂが入力されることになる。 ここにおいて、読出信号ＲＤａおよび書込信号−Ｒｂは
同時に出力される。転送方向設定信号ＤＩＲが反転同時
に出力される。 以上の構成によれば、一方のメモリ２ａ、２ｂが読出状
態であるときに同時に他方のメモリ２ｂ。 ２ａは書込状態になっているから、アドレスカウンタレ
ジスタｌｌａ、ｌｌｂにあらかじめ設定されている転送
元と転送先との先頭アドレスのアドレスデータに従って
、両メモリ２ａ、２ｂの間でデータの読出と書込とを同
時に行うことができるのである。アドレスデータは、基
準クロック信号ＣＬＫに従って順次更新される。 データバスＤａ、Ｄｂを転送されるデータは、転送ワー
ド数カウンタ１５によって監視されており、所定のデー
タ量が転送されると転送ワード数カウンタ１５からは転
送終了信号ＢＯＲＲＯ−が出力されて、クロックコント
ローラ１３に対して所定量のデータの転送が終了したこ
とを知らせるのである。 アドレスカウンタレジスタｌｌａ、ｌｌｂに格納される
転送元と転送先との先頭アドレスのアドレスデータ、お
よび、転送ワード数カウンタ１５の転送ワード数は、Ｄ
ＭＡ転送を開始する前にデータバスＤａ、Ｄｂを介して
設定される。 上記動作をまとめると、第３図のようになり、各部の信
号は第４図のようになる。すなわち、ＤＭＡ転送に先立
って、転送ワード数カウンタ１５に転送ワード数が設定
され、アドレスカウンタレジスタｌｌａ、ｌｌｂにそれ
ぞれ転送元アドレスと転送先アドレスとの先頭アドレス
のアドレスデータが設定される１次に、第４図（ｉ）の
ようにＤＭＡ転送開始信号叶＾ＳＴが入力されると、動
作許可信号ＯＥが“Ｈ”からＬ”になり（第４図（ｅ）
）、同時に転送方向設定信号ＤＩＲの“Ｌ”Ｈ”がアド
レスレジスタカウンタｌｌａ、ｌｌｂ内のアドレスデー
タに基づいて決定される（第４図（ｊ））。さらに、読
出信号ＲＤａ （第４図（ｆ））、書込信号ＷＲｂ（第
４図（ｇ））が基準クロック信号ＣＬＫ （第４図（ａ
））に同期して出力され、同時に各メモリ２ａ、２ｂへ
のアドレスデータ（第４図（ｂ）（ｃ））が順次更新さ
れる。 こうして、メモリ２ａからメモリ２ｂへのデータの転送
がなされ（第４図（ｈ））、転送されたデータ量が、転
送ワード数カウンタ１５に設定された転送ワード数に達
すると転送終了信号ＢＯＲＲＯＭが出力されて（第４図
（ｄ））ＤＭＡ転送が終了するのである。 上述のような動作によれば、一方のメモリ２ａ。 ２ｂからのデータの読出と、他方のメモリ２ｂ。 ２ａへのデータの書込とが同時に行われるから、１バス
サイクルでデータを転送することができるのである。す
なわち、同じ時間内では従来に比較しほぼ２倍のデータ
が転送できるのである。
よびデータバスＤ ａ 、Ｄ ｂは、ＤＭＡコントロー
ラ１を介して分離され、各アドレスバスＡａ。 Ａｂおよび各データバスＤ ａ 、Ｄ ｂに対応してそ
れぞれメモリ２ａ、２ｂが接続される。また、アドレス
バスＡ ａ 、Ａ ｂを伝送されるアドレスデータに基
づいて各メモリ２ ａ 、 ２ｂにチップセレクト信号
ＣＳａ、ＣＳｂを出力するデコーダ４ａ、４ｂも２個設
けられている。第１図ではＣＰＵ３には、アドレスバス
ＡａおよびデータバスＤａが接続されているが、アドレ
スバスＡｂおよびデータバスＤｂを接続するようにして
もよい、また、本実施例では、両メモリ２ａ、２ｂの間
で双方向にデータが転送できるように、読出信号ＲＤａ
、ＲＤｂおよび書込信号−ＲａＪＲｂは、各メモリ２ａ
、２ｂにそれぞれ入力される。 ＤＭＡコントローラ１は、第２図に示すように、各メモ
リ２ａ、２ｂのアドレスを指定する一対のアドレスカウ
ンタレジスタ１１ ａ、１ ｌ ｂを備え、各アドレス
カウンタレジスタｌｌａ、ｌｌｂの出力はそれぞれ各ア
ドレスバスＡ ａ 、Ａ ｂに接続される０両データバ
スＤ ａ 、Ｄ ｂの間には、データバスＤ ａ 、Ｄ
ｂの各ビットごとに一対の３・ステートバッファＴ
Ｂ ａ 、 Ｔ Ｂ ｂを備えた転送方向切換回路１２
が設けられ、各３ステートバツフアＴＢａ、ＴＢｂを選
択的に動作させることにより、データの転送方向が決定
されるようになっている。 すなわち、一方の３ステートバツフアＴ Ｂ ａは制御
信号により動作状態が制御され、他方の３ステートバツ
フアＴＢｂはノット回路ＮＯＴ、により制御信号を反転
した信号により動作状態が制御されるのであって、互い
に相反する信号で動作状暦が制御されることにより、一
方が選択的に動作可能となるのである。ここに、各３ス
テートバツフアＴＢａ、ＴＢｂは制御端子が“Ｌ″のと
きに動作可能になる。 制御信号は、ＤＭＡコントローラ１の内部でクロックコ
ントローラ１３により生成される動作許可信号ＯＥと、
転送方向設定信号ＤＩＲとの論理和をとるオア回路ＯＲ
の出力として得られる。クロックコントローラ１３は、
ＤＭＡコントローラ１の内部の基準クロック信号ＣＬＫ
を発生し、ＣＰＵ３からの転送開始信号ＤＨＡＳＴを受
けると、基準クロ準クロック信号ＣＬＫに基づいて、動
作許可信号ＯＥと、転送方向設定信号ＤＩＲとを出力す
るのである。 動作許可信号ＯＥは、ＤＭＡ転送中には“Ｌ”になり、
転送方向設定信号ＤＩＲは、アドレスカウンタレジスタ
ｌｌａ、ｌｌｂに設定されているアドレスに応じて、“
Ｈ”または“Ｌ”になる、転送方向設定信号ＤＩＲが“
Ｌ”であるときには、３ステートバツフアＴＢａが動作
可能になるから、転送方向切換回路１２は、データバス
ＤａからデータバスＤｂへの伝送を可能とする。 クロックコントローラ１３からは、読み書き制御信号が
出力され、４個の反転出力型の３ステートバッフｙＴＲ
ａ、ＴＲｂ、ＴＷａ、ＴＷｂおよびノット回路Ｎ０Ｔ２
よりなる読み書き切換回路１４を通して読出信号ＲＤａ
、ＲＤｂおよび書込信号１１Ｒａ 。 ＷＲｂが出力される。ノット回路ＮＯＴ、には転送方向
切換信号ＤＩＲが入力されており、一方のメモリ２ａ、
２ｂに対して読出信号ＲＤａ、ＲＤｂが出力されている
ときには、他方のメモリ２ａ、２ｂには書込信号ＮＲａ
、ｌｌＲｂが出力されるようになっている。転送方向設
定信号ＤＩＲが“Ｌ”であるときには、３ステートバッ
ファＴＲａ、ＴＷｂが動作可能になるから、メモリ２ａ
に読出信号ＲＤａが入力され、メモリ２ｂに書込信号Ｍ
Ｒｂが入力されることになる。 ここにおいて、読出信号ＲＤａおよび書込信号−Ｒｂは
同時に出力される。転送方向設定信号ＤＩＲが反転同時
に出力される。 以上の構成によれば、一方のメモリ２ａ、２ｂが読出状
態であるときに同時に他方のメモリ２ｂ。 ２ａは書込状態になっているから、アドレスカウンタレ
ジスタｌｌａ、ｌｌｂにあらかじめ設定されている転送
元と転送先との先頭アドレスのアドレスデータに従って
、両メモリ２ａ、２ｂの間でデータの読出と書込とを同
時に行うことができるのである。アドレスデータは、基
準クロック信号ＣＬＫに従って順次更新される。 データバスＤａ、Ｄｂを転送されるデータは、転送ワー
ド数カウンタ１５によって監視されており、所定のデー
タ量が転送されると転送ワード数カウンタ１５からは転
送終了信号ＢＯＲＲＯ−が出力されて、クロックコント
ローラ１３に対して所定量のデータの転送が終了したこ
とを知らせるのである。 アドレスカウンタレジスタｌｌａ、ｌｌｂに格納される
転送元と転送先との先頭アドレスのアドレスデータ、お
よび、転送ワード数カウンタ１５の転送ワード数は、Ｄ
ＭＡ転送を開始する前にデータバスＤａ、Ｄｂを介して
設定される。 上記動作をまとめると、第３図のようになり、各部の信
号は第４図のようになる。すなわち、ＤＭＡ転送に先立
って、転送ワード数カウンタ１５に転送ワード数が設定
され、アドレスカウンタレジスタｌｌａ、ｌｌｂにそれ
ぞれ転送元アドレスと転送先アドレスとの先頭アドレス
のアドレスデータが設定される１次に、第４図（ｉ）の
ようにＤＭＡ転送開始信号叶＾ＳＴが入力されると、動
作許可信号ＯＥが“Ｈ”からＬ”になり（第４図（ｅ）
）、同時に転送方向設定信号ＤＩＲの“Ｌ”Ｈ”がアド
レスレジスタカウンタｌｌａ、ｌｌｂ内のアドレスデー
タに基づいて決定される（第４図（ｊ））。さらに、読
出信号ＲＤａ （第４図（ｆ））、書込信号ＷＲｂ（第
４図（ｇ））が基準クロック信号ＣＬＫ （第４図（ａ
））に同期して出力され、同時に各メモリ２ａ、２ｂへ
のアドレスデータ（第４図（ｂ）（ｃ））が順次更新さ
れる。 こうして、メモリ２ａからメモリ２ｂへのデータの転送
がなされ（第４図（ｈ））、転送されたデータ量が、転
送ワード数カウンタ１５に設定された転送ワード数に達
すると転送終了信号ＢＯＲＲＯＭが出力されて（第４図
（ｄ））ＤＭＡ転送が終了するのである。 上述のような動作によれば、一方のメモリ２ａ。 ２ｂからのデータの読出と、他方のメモリ２ｂ。 ２ａへのデータの書込とが同時に行われるから、１バス
サイクルでデータを転送することができるのである。す
なわち、同じ時間内では従来に比較しほぼ２倍のデータ
が転送できるのである。
【実施例２】
上記実施例では、ＣＰＵ３を１個だけ設けているが、第
５図に示すように、各アドレスバスＡａ。 Ａｂおよび各データバスＤａ、Ｄｂに対応した２個（ま
たは、それ以上）のＣＰＵ３ａ、３ｂを設けるようにす
れば、各メモリ２ａ、２ｂは通常は各ＣＰＵ３ａ、３ｂ
に占有させることができ、必要に応じてＤＭＡ転送を行
うことによって、データを共有することができるのであ
る。また、ＣＰＵ３ａ、３ｂは一方のみがメインＣＰＵ
として動作してＤＭＡ転送を要求できるようにしておけ
ば、ＤＭＡ要求に対する競合が生じることはない。 このような構成において、電源遮断時に演算結果を一方
のメモリ２ａ、２ｂに退避させるようにしている場合、
第６図（ａ）のように電源断検知信号が立ち下がったと
きに、第６図（ｂ）のようにＤＭＡ転送開始信号を出力
してＤＭＡ転送を開始させると、電源断検知信号が立ち
下がってから、第６図（ｃ）のように電源がオフになる
までの一定時間内に従来のほぼ２倍のデータを伝送する
ことができるのである。その結果、電源復旧時に電源遮
断前の状態に復帰させるなど、システムの機能の向上に
つながるという利点がある。
５図に示すように、各アドレスバスＡａ。 Ａｂおよび各データバスＤａ、Ｄｂに対応した２個（ま
たは、それ以上）のＣＰＵ３ａ、３ｂを設けるようにす
れば、各メモリ２ａ、２ｂは通常は各ＣＰＵ３ａ、３ｂ
に占有させることができ、必要に応じてＤＭＡ転送を行
うことによって、データを共有することができるのであ
る。また、ＣＰＵ３ａ、３ｂは一方のみがメインＣＰＵ
として動作してＤＭＡ転送を要求できるようにしておけ
ば、ＤＭＡ要求に対する競合が生じることはない。 このような構成において、電源遮断時に演算結果を一方
のメモリ２ａ、２ｂに退避させるようにしている場合、
第６図（ａ）のように電源断検知信号が立ち下がったと
きに、第６図（ｂ）のようにＤＭＡ転送開始信号を出力
してＤＭＡ転送を開始させると、電源断検知信号が立ち
下がってから、第６図（ｃ）のように電源がオフになる
までの一定時間内に従来のほぼ２倍のデータを伝送する
ことができるのである。その結果、電源復旧時に電源遮
断前の状態に復帰させるなど、システムの機能の向上に
つながるという利点がある。
本発明は上述のように、互いに独立した各一対のアドレ
スバスおよびデータバスと、各アドレスバスおよび各デ
ータバスに対応した一対のメモリとを設け、一方のメモ
リを読出状態にしたときに同時に他方のメモリを書込状
態にするとともに、読出状態が選択されているメモリが
ら書込状態が選択されているメモリへのデータの転送を
許可するように両データバス間を接続するＤＭＡコント
ローラを設けているものであり、一方のメモリが読出状
態のときに他方のメモリが書込状態になるのであって、
データの読出と書込とが同時に進行するので、１バスサ
イクルでデータのＤＭＡ転送が可能になり、従来の２バ
スサイクルを要していたＤＭＡ転送方式に比較して同じ
データをほぼ半分の時間で転送できるようになるという
利点がある。
スバスおよびデータバスと、各アドレスバスおよび各デ
ータバスに対応した一対のメモリとを設け、一方のメモ
リを読出状態にしたときに同時に他方のメモリを書込状
態にするとともに、読出状態が選択されているメモリが
ら書込状態が選択されているメモリへのデータの転送を
許可するように両データバス間を接続するＤＭＡコント
ローラを設けているものであり、一方のメモリが読出状
態のときに他方のメモリが書込状態になるのであって、
データの読出と書込とが同時に進行するので、１バスサ
イクルでデータのＤＭＡ転送が可能になり、従来の２バ
スサイクルを要していたＤＭＡ転送方式に比較して同じ
データをほぼ半分の時間で転送できるようになるという
利点がある。
第１図は本発明の全体構成を示すブロック図、第２図は
同上に用いるＤＭＡコントローラのブロック図、第３図
および第４図は同上の動作説明図、第５図は本発明の他
の実施例を示すブロック図、第６図は同上の動作説明図
、第７図は従来例を示すブロック図、第８図は同上の動
作説明図である。 １・・・ＤＭＡコントローラ、２ａ、２ｂ・・・メモリ
、３−ＣＰ Ｕ、４ａ、４ｂ−・−デコーダ、Ａａ、Ａ
ｂ−アドレスバス、Ｄａ、Ｄｂ・・・データバス。 １・・・ＤＭＡコントローラ ２ ａ 、２ ｂ・・・メモリ ３・・・ＣＰＵ ４ａ、４ｂ・・・デコーダ Ａａ、Ａｂ・・アドレスバス Ｄａ、Ｄｂ・・・データバス 第１図 ＷＦ？ｂ 代理人 弁理士 石 １）長 七 第２図 第４図 （ｈ）テニタ 一イ＝ｘ（Ｄ−くｐ−Ｃとｍ−− （ｉ ） ＤＭＡ５Ｔ Ｎ） ＩＲ （Ｃ） 第３図 第５図 第６図 手続補正書く自発） 第８図 １、事件の表示 平成２年特許願第２２７３１１号 ２、発明の名称 ＤＭＡ転送方式 ３、補正をする者 事件との関係 特許出願人 住 所 大阪府門真市大字門真１０４８番地名 称 （
５８３）松下電工株式会社 代表者 三 好 俊 夫 ４、代理人 郵便番号 ５３０ 住 所 大阪市北区堂島１丁目６番１６号５、補正命令
の日付 自 発 ６、補正により増加する請求項の数 なしくｆ）ＷＲ 〔１〕本願明細書第７頁第１５行乃至第１６行の［アド
レスカウンタレジスタ１１ａ、１１ｂに設定されている
アドレスに］を、以下のように訂正する。 「データの転送方向フリップフロップ１６にＪ〔２〕同
上第１Ｏ頁第１θ行乃至第１２行の「アドレスレジスタ
カウンタｌｌａ、ｌｌｂ内のアドレスデータに基づいて
」を、以下のように訂正する。 ｒＣＰＵ３からあらかじめ設定される転送方向フリップ
フロップ１６の内容に基づいて」〔４〕添付図面中第２
図及び第７図を別紙の通り訂正する。 汀２図
同上に用いるＤＭＡコントローラのブロック図、第３図
および第４図は同上の動作説明図、第５図は本発明の他
の実施例を示すブロック図、第６図は同上の動作説明図
、第７図は従来例を示すブロック図、第８図は同上の動
作説明図である。 １・・・ＤＭＡコントローラ、２ａ、２ｂ・・・メモリ
、３−ＣＰ Ｕ、４ａ、４ｂ−・−デコーダ、Ａａ、Ａ
ｂ−アドレスバス、Ｄａ、Ｄｂ・・・データバス。 １・・・ＤＭＡコントローラ ２ ａ 、２ ｂ・・・メモリ ３・・・ＣＰＵ ４ａ、４ｂ・・・デコーダ Ａａ、Ａｂ・・アドレスバス Ｄａ、Ｄｂ・・・データバス 第１図 ＷＦ？ｂ 代理人 弁理士 石 １）長 七 第２図 第４図 （ｈ）テニタ 一イ＝ｘ（Ｄ−くｐ−Ｃとｍ−− （ｉ ） ＤＭＡ５Ｔ Ｎ） ＩＲ （Ｃ） 第３図 第５図 第６図 手続補正書く自発） 第８図 １、事件の表示 平成２年特許願第２２７３１１号 ２、発明の名称 ＤＭＡ転送方式 ３、補正をする者 事件との関係 特許出願人 住 所 大阪府門真市大字門真１０４８番地名 称 （
５８３）松下電工株式会社 代表者 三 好 俊 夫 ４、代理人 郵便番号 ５３０ 住 所 大阪市北区堂島１丁目６番１６号５、補正命令
の日付 自 発 ６、補正により増加する請求項の数 なしくｆ）ＷＲ 〔１〕本願明細書第７頁第１５行乃至第１６行の［アド
レスカウンタレジスタ１１ａ、１１ｂに設定されている
アドレスに］を、以下のように訂正する。 「データの転送方向フリップフロップ１６にＪ〔２〕同
上第１Ｏ頁第１θ行乃至第１２行の「アドレスレジスタ
カウンタｌｌａ、ｌｌｂ内のアドレスデータに基づいて
」を、以下のように訂正する。 ｒＣＰＵ３からあらかじめ設定される転送方向フリップ
フロップ１６の内容に基づいて」〔４〕添付図面中第２
図及び第７図を別紙の通り訂正する。 汀２図
Claims (1)
- （１）互いに独立した各一対のアドレスバスおよびデー
タバスと、各アドレスバスおよび各データバスに対応し
た一対のメモリとを設け、一方のメモリを読出状態にし
たときに同時に他方のメモリを書込状態にするとともに
、読出状態が選択されているメモリから書込状態が選択
されているメモリへのデータの転送を許可するように両
データバス間を接続するＤＭＡコントローラを設けたこ
とを特徴とするＤＭＡ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22731190A JP3266610B2 (ja) | 1990-08-28 | 1990-08-28 | Ｄｍａ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22731190A JP3266610B2 (ja) | 1990-08-28 | 1990-08-28 | Ｄｍａ転送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04107666A true JPH04107666A (ja) | 1992-04-09 |
| JP3266610B2 JP3266610B2 (ja) | 2002-03-18 |
Family
ID=16858815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22731190A Expired - Fee Related JP3266610B2 (ja) | 1990-08-28 | 1990-08-28 | Ｄｍａ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3266610B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002008919A1 (fr) * | 2000-07-26 | 2002-01-31 | Fujitsu Limited | Dispositif mobile de communication |
-
1990
- 1990-08-28 JP JP22731190A patent/JP3266610B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002008919A1 (fr) * | 2000-07-26 | 2002-01-31 | Fujitsu Limited | Dispositif mobile de communication |
| JP3863489B2 (ja) * | 2000-07-26 | 2006-12-27 | 富士通株式会社 | 移動通信装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3266610B2 (ja) | 2002-03-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0472255B2 (ja) | ||
| JPS59206972A (ja) | 共有メモリ | |
| JPH04107666A (ja) | Ｄｍａ転送方式 | |
| JPS6162961A (ja) | 入出力機器 | |
| JPS63142455A (ja) | 半導体記憶装置 | |
| JP2699482B2 (ja) | データ転送制御装置 | |
| JP2821176B2 (ja) | 情報処理装置 | |
| JPH02171949A (ja) | Ｄｍａ転送方式 | |
| JPH0370816B2 (ja) | ||
| JP2581144B2 (ja) | バス制御装置 | |
| JPS61161560A (ja) | メモリ装置 | |
| JPS6361351A (ja) | デ−タ転送方法 | |
| JPS58115677A (ja) | 同一メモリ内でのｄｍａデ−タ転送方式 | |
| JPH04263333A (ja) | メモリ二重化方式 | |
| JPS63829B2 (ja) | ||
| JPH04160458A (ja) | Ｄｍａコントローラ周辺回路 | |
| JPS61292739A (ja) | メモリ装置 | |
| JPS6266348A (ja) | キヤツシユメモリ制御装置におけるストアチエツク方式 | |
| JPS61250761A (ja) | コマンド変換回路 | |
| JPS63245549A (ja) | バス制御装置 | |
| JPS63206855A (ja) | デ−タ転送装置 | |
| JPH01219930A (ja) | 間接アドレス方式の割り込み制御回路装置 | |
| JPH02257356A (ja) | マルチプロセッサシステムのデータ転送方法 | |
| JPS62131356A (ja) | マイクロプロセツサシステムの周辺制御回路 | |
| JPS6121541A (ja) | 記憶回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080111 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090111 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |