JPS63245549A - バス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマルチプロセッサシステムに於いて使用される
バス制御装置に関する。

〔従来の技術〕

複数のプロセッサをそれぞれバス制御装置を介して共通
バスに接続することにより構成したマルチプロセッサシ
ステムに於いては、通信元のプロセッサが通信先のプロ
セッサを指定して行なう１対ｌの通信ばかりでなく、通
信元のプロセッサが複数のプロセッサに一斉にデータを
送出するプロセッサ間同報通信も行なわれる。プロセッ
サ間同報通信は、通信元のプロセッサがバス制御装置を
介して共通バスにプロセッサ間通信コマンドと通信元プ
ロセッサのプロセッサ番号等のプロセッサ表示データと
を送出し、共通バスを介してプロセッサ間回報通信コマ
ンドを受信したバス制御装置が自プロセッサに割込み信
号を加えることにより開始される。

ところで、上述したようなマルチプロセッサシステムに
於いては、他のプロセッサがプロセッサ間同報通信コマ
ンドを共通バスに送出した場合であっても、プロセッサ
間同報通信コマンドを無視して自プロセッサの処理を続
行したい場合があり、従来はこのような場合、バス制御
装置からの割込み信号をマスクするようにしている。

〔発明が解決しようとする問題点〕

上述したように、バス制御装置からの割込み信号をマス
クすることにより、他のプロセッサからのプロセッサ間
回報通信コマンドを無視し、自プロセッサの処理を続行
することができるが、バス制御装置からの割込み信号を
マスクすると、全てのプロセッサとのプロセッサ間回報
通信が禁止されてしまうため、特定のプロセッサとのプ
ロセッサ間回報通信のみを有効にし、他のプロセッサと
のプロセッサ間同報通信は禁止するといったきめ細かい
制御を行なうことができない問題があった。

本発明は前述の如き問題点を解決したものであり、その
目的は、プロセッサ間回報通信の有効性を送信先プロセ
ッサに於いてダイナミックに制御できるようにすること
にある。

〔問題点を解決するための手段〕

本発明は前述の如き問題点を解決するため、マルチプロ
セッサシステムを構成する各プロセッサと共通バスとの
間にそれぞれ設けられるバス制御装置に於いて、 自プロセッサからプロセッサ間同報通信要求が加えられ
ることにより、前記共通バスにプロセッサ間同報通信要
求及び通信元プロセッサ表示データを送出する送出手段
と、 自プロセッサからの有効性表示データを保持する通信有
効性表示保持手段と、 前記共通バスを介してプロセッサ間同報通信要求が通知
されたことを検出する検出手段と、前記共通バスを介し
て通知された通信元プロセッサ表示データと前記通信有
効性表示保持手段に保持されている有効性表示データと
に基づいてプロセッサ間同報通信要求を出力したプロセ
ッサとのプロセッサ間同報通信を有効にするか否かを判
断する判断手段と、 前記検出手段によりプロセッサ間同報通信要求が検出さ
れ、且つ前記判断手段によりプロセッサ間同報通信要求
を出力したプロセッサとのプロセッサ間同報通信が有効
であると判断された場合、自プロセッサへ割込みを発生
する割込み発生手段と、 前記検出手段によりプロセッサ間同報通信要求が検出さ
れ、且つ前記判断手段によりプロセッサ間同報通信要求
を出力したプロセッサとのプロセッサ間同報通信が有効
であると判断された場合、前記共通バスを介して加えら
れた通信元プロセッサ表示データを保持する自プロセッ
サから読込可能な通信元プロセッサ表示保持手段とを設
けたものである。

〔作　用〕

プロセッサ間同報通信を行なう場合、通信元プロセッサ
は対応するバス制御装置にプロセッサ間同報通信要求を
加える。プロセッサ間同報通信要求が加えられたバス制
御装置内の送出手段は、プロセッサ間同報通信要求及び
通信元プロセッサ表示データを共通バスに出力する０通
信元プロセッサ対応のバス制御装置から共通バスに出力
されたプロセッサ間同報通信要求及び通信元プロセッサ
表示データは共通バスに接続されている他のバス制御装
置に加えられる０通信元プロセッサからのプロセ、２す
間同報通信要求は各バス制御装置内の検出手段によって
検出される。また、各バス制御装置内の判断手段は通信
元プロセッサから加えられた通信元プロセッサ表示デー
タと通信を動性表示保持手段に保持されている有効性表
示データとに基づいて、通信元プロセッサとのプロセッ
サ間同報通信を有効にするか否かを判断する。割込み手
段は、検出手段によりプロセッサ間同報通信要求が検出
され、且つ判断手段によりプロセッサ間同報通信要求を
出力したプロセッサとのプロセッサ間同報通信が有効で
あると判断された場合のみ自プロセッサに割込みを発生
し、通信元プロセッサ表示保持手段は、検出手段により
プロセッサ間同報通信要求が検出され、且つ判断手段に
よりプロセッサ間同報通信要求を出力したプロセッサと
のプロセッサ間同軸通信が有効であると判断された場合
のみ共通バスを介して加えられた通信元プロセッサ表示
データを保持する０割込みの加えられたプロセッサは対
応するバス制御装置内の通信元プロセッサ表示保持手段
に保持されている内容を読取ることにより、通信元プロ
セッサを知り、この通信元プロセッサとプロセッサ間同
報通信を行なう。

〔実施例〕

次に本発明の実施例について図面を参照して説明する。

第２図は本発明のバス制御装置を使用したマルチプロセ
ッサシステムの一例を示すブロック図である。４台のプ
ロセッサ１−１〜１−４はプロセッサアドレス信号線６
−１〜６−４．プロセッサデータ信号線７−１〜７−４
及び割込み信号線８−１〜８−４を介してそれぞれバス
制御装置２−１〜２−４に接続され、各バス制御装置２
−１〜２−４はアドレスバス４及びデータバス５を含む
共通バス３に接続されている。尚、本システムに於いて
は、プロセッサ１−１〜１−４にプロセッサ表示データ
としてそれぞれｒｏｏｏｌＪ、ｒ。

０１０」、ｒｏｌｏｏＪ、ｒｌｏｏＯＪが与えられてい
るものとする。

第１図は第２図に示した各バス制御装置２−ｉ（１−１
，２，３，４）の構成例を示すブロック図であ゛す、制
御回路２１と、アドレス・データバッファ２２と、通信
先プロセッサ表示レジスタ２３と、直接接続されている
自プロセッサのプロセッサ表示データが格納される自プ
ロセッサ表示レジスタ２４と、プロセッサ間回報通信コ
マンドが格納される同報通信表示レジスタ２５と、比較
回路２６．２７と、どのプロセッサとの通信を有効にす
るかを示す４ビツト構成の有効性表示データが自プロセ
ッサよりプロセッサデータ信号＆１１７−１を介してセ
ットされる通信有効性表示レジスタ２８と、通信元プロ
セッサ表示レジスフ２９と、アンド回路３０と、オア回
路３１．３２とから構成されている。

プロセッサ間同報通信を行なう場合、通信元プロセッサ
はプロセッサアドレス信号線を介して対応するバス制御
装置に、例えば、第３図に示す形式を有する１６ビツト
構成のプロセッサ間同報通信コマンド（０３Ｆ　Ｆ）１
６を加える。

今、例えば、プロセッサ１−１がプロセッサ間同報通信
を行なうとすると、プロセッサ１−１はプロセッサアド
レス信号線６−１を介してバス制御装置２−１に第３図
に示す形式のプロセッサ間同報通信コマンドを加える。

プロセッサ１−１からのプロセッサ間同報通信コマンド
はバス制御装置２−１内のアドレス・データバッファ２
２に保持されると共に制御回路２１にも加えられる。制
御回路２１はプロセッサ間同報通信コマンドが加えられ
ると、Ｏ〜１１ビットに“０”を収容し、１２〜１５ビ
ツトに自プロセッサ表示レジスタ２４にセットされてい
るプロセッサ１−１のプロセッサ表示データｒ０００１
Ｊを収容した例えば第４図に示す形式のデータを作成し
てアドレス・データバッファ２２にセットし、次いで、
所定のタイミングでアドレス・データバッファ２２にセ
ットされているプロセッサ間同報通信コマンドをアドレ
ス情報としてアドレスバス４に送出すると共に、所定の
タイミングでアドレス・データバッファ２２にセットさ
れている第４図に示す形式のデータをデータバス５に送
出する。

バス制御装置２−１からアドレスバス４に送出された１
６ビツト構成の上記アドレス情報は他のバス制御装置２
−２〜２−４内の通信先プロセッサ表示レジスタ２３に
セットされ、バス制御装置２−１からデータバス５に送
出された上記データの内の１２〜１５ビツト、即ち通信
元プロセッサのプロセッサ表示データｒｏ　ＯＯＩＪは
アンド回路３０に加えられる。尚、アンド回路３０は通
信有効性表示レジスタ２８にセソ゛トされている４ビツ
ト構成の有効性表示データとデータバス５の１２〜１５
ビツトのデータとの対応するビット同士の論理積をとる
ものである。

各バス制御装置２−２〜２−４内の比較回路２７は通信
先プロセッサ表示レジスタ２３にセットされた１６ビツ
ト構成のアドレス情報と回報通信表示レジスタ２５にセ
ントされているプロセッサ間同軸通信コマンドとを比較
して両者が一致した場合、即ち通信先プロセッサ表示レ
ジスタ２３にプロセッサ間同報通信コマンドがセットさ
れた場合、プロセッサ通信要求４１を出力する。また、
各バス制御装置２−２〜２−４内の比較回路２６は自プ
ロセッサ表示しジスク２４にセントされているプロセッ
サ表示データと通信先プロセッサ表示レジスタ２３にセ
ットされた１６ビツト構成のアドレス情報の内の１２〜
１５ビツトとを比較し、比較一致によりプロセッサ通信
要求４０を出力する。プロセッサｌ−１によるプロセッ
サ間同報通信が行なわれた今の例では、各バス制御装置
２−２〜２−４内の通信先プロセッサ表示レジスタ２３
には、バス制御装置２−１からのプロセッサ間同報通信
コマンドがセットされているので、各バス制御装置２−
２〜２−４内の比較回路２７がプロセッサ通信要求４１
を出力することになる。

各バス制御装置２−２〜２−４内の通信元プロセッサ表
示レジスタ２９はオア回路３１を介してプロセッサ通信
要求４１が加えられることにより、アンド回路３０の出
力をセットする。この時、アンド回路３０は通信有効性
表示レジスタ２８にセットされている４ビツト構成の有
効性表示データとバス制御装置２−１から加えられたプ
ロセッサ１−１のプロセッサ表示データｒ０００１Ｊと
の対応するピント同士の論理積を出力している。

従って各バス制御装置２−２〜２−４内の通信元プロセ
ッサ表示レジスタ２９の内、通信有効性表示レジスタ２
８にセットされている有効性表示データの少なくとも最
下位ビットが“１”になっているバス制御装置内の通信
元プロセッサ表示レジスタ２９にはプロセッサ１−１の
プロセッサ番号「０００１」がそのままセットされ、オ
ア回路３２から割込み信号線Ｂ−ｔに出力される信号が
“１”となり、対応するプロセッサに割込みがかかる。

そして、割込みがかかったプロセッサは、プロセッサデ
ータ信号線？−４を介して対応するバス制御装置内の通
信元プロセッサ表示レジスタ２９にセットされているプ
ロセッサ１−１のプロセッサ表示データｒｏｏｏＩＪを
読取ることにより、通信元のプロセッサを知り、プロセ
ッサ１−１とのプロセッサ間同軸通信を行なう、尚、通
信元プロセッサ表示レジスタ２９は、自プロセッサによ
りその内容が読取られることにより、リセットされるも
のである。

これに対して、通信有効性表示レジスタ２８にセットさ
れている有効性表示データの内、少なくとも最下位ビッ
トが“０”になっているバス制御装置内の通信元プロセ
ッサ表示レジスタ２９には「００００」がセットされ、
プロセッサには割込みがかからず、プロセッサ１−１と
のプロセッサ間同報通信は行なわれない、即ち、バス制
御装置２−２〜２−４内の通信有効性表示レジスタ２８
にセットする有効性表示データの最下位ビットを“１”
にするか否かによって、プロセッサ１−１からのプロセ
ッサ間同報通信を有効にするか無効にするかを制御する
ことができる。また、バス制御装置２−１．２−３．２
−４内の通信有効性表示レジスタ２８にセットする有効
性表示データの第２ビツトを“１°にするか否かによっ
て、プロセッサ２−２からのプロセッサ間回報通信を無
効にするか否かを制御でき、プロセッサ２−１．２−２
．２−４内の通信有効性表示レジスタ２８にセットする
有効性表示データの第３ビツトを“１”にするか否かに
よって、プロセッサ２−３からのプロセンサ間同報通信
を有効にするか無効にするかを制御でき、プロセッサ２
−１〜２−３内の通信を動性表示レジスタ２８にセット
する有効性表示データの最上位ビットを“１″にするか
否かによって、プロセッサ１−４からのプロセッサ間同
報通信を有効にするか否かを制御することができる。ま
た、各バス制御装置２−１〜２−４内の通信有効性表示
レジスタ２８の内容は前述したように自プロセッサより
自由に変更することができるので、同報通信を許可する
プロセッサをダイナミックに制御することができる。

尚、本実施例では、プロセッサ間回報通信以外に、特定
のプロセッサ間でプロセッサ間通信を行なうことができ
る。以下その場合の動作を説明する。

今、例えばプロセッサ１−１からプロセッサ１−４への
プロセッサ間通信を実行するとすると、通信元プロセッ
サ１−１はプロセッサアドレス信号線６−１を介してバ
ス制御装置２−１に、０〜１１ビツトにプロセッサ間通
信コマンドを収容し、１２〜１５ビツトにプロセッサ１
−１のプロセッサ表示データとしてｒｏｏｏＩＪを収容
した第５図に示す形式を有する通信要求を加える。プロ
セッサ１−１からの通信要求はバス制御装置２−１内の
アドレス・データバッファ２２に保持されると共にバス
制御装置２−１内の制御回路２１にも加えられる。制御
回路２１はプロセッサ１−１から通信要求が加えられる
と、０〜１１ビツトに０′を収容し、１２〜１５ビツト
に自プロセッサ表示レジスタ２４にセントされているプ
ロセッサ１−１のプロセッサ表示データｒｏ００１Ｊを
収容した第４図に示す形式のデータを作成してアドレス
・データバッファ２２にセットし、次いで所定のタイミ
ングでアドレス・データバッファ２２にセットされてい
る第５図に示す形式の通信要求をアドレス情報としてア
ドレスバス４に送出すると共に、所定のタイミングでア
ドレス・データバッファ２２にセットされている第４図
に示す形式のデータをデータバス５に送出する。

バス制御装置２−１からアドレスバス４に送出された上
記アドレス情報は他のバス制御装置２−２〜２−４内の
通信先プロセッサ表示レジスタ２３にセットされ、バス
制御装置２−１からデータバス５に送出された上記デー
タの内の１２〜１５ビツト、即ち通信元プロセッサ１−
１のプロセッサ表示データｒｏ００１Ｊはアンド回路３
０に加えられる。

各バス制御装置２−２〜２−４内の比較回路２６は通信
先プロセッサ表示レジスフ２３の１２〜１５ビツトにセ
ットされた通信先プロセッサ１−４のプロセッサ表示デ
ータｒｌ　Ｏ００」と自プロセッサ表示レジスタ２４に
セットされている自プロセッサ表示データとを比較し、
比較一致によりプロセッサ通信要求４０を出力する。こ
の場合、各バス制御装置２−２〜２−４内の自プロセッ
サ表示レジスタ２４にセットされているプロセッサ表示
データはそれぞれｒｏｏｌｏＪ、ｒｏｌｏｏＪ、ｒｌｏ
ｏＯＪであるので、バス制御装置２−４内の比較回路２
６のみがプロセッサ通信要求４０を出力することになる
。

バス制御装置２−４内の通信元プロセッサ表示レジスタ
２９は比較回路２６からプロセッサ通信要求４０が加え
られると、アンド回路３０の出力を保持する。この時、
アンド回路３０は通信有効性表示レジスタ２８にセット
されている有効性表示データと通信元のプロセッサｌ−
１対応のバス制御装置２−１から加えられた通信元プロ
セッサ１−１のプロセッサ表示データｒｏｏｏＩＪとの
対応するビット同士の論理積を出力している。

従って、通信有効性表示レジスタ２８にセットされてい
る４ビツト構成の有効性表示データの内の少なくとも最
下位ビットが“１′である場合は、通信元プロセッサ１
−１のプロセッサ表示データｒｏ００１Ｊがそのまま通
信元プロセッサ表示レジスタ２９にセットされ、オア回
路３２から割込み信号線８−４に出力される信号が′″
１″となり、送信先のプロセッサ１−４に割込みがかか
る。そして、プロセッサ１−４は割込みがかかると、プ
ロセッサデータ信号線７−４を介してバス制御装置２−
４内の通信元プロセッサ表示レジスタ２９にセットされ
ている通信元プロセッサ１−１のプロセッサ表示データ
を読取ることにより、通信元のプロセッサを知り、プロ
セッサ１−１とのプロセッサ間通信を開始する。

これに対して、通信存効性表示レジスタ２８にセットさ
れている有効性表示データの最下位ビットが“０”であ
る場合には、通信元プロセッサ表示レジスタ２９にはｒ
ｏ　Ｏ００Ｊがセットされ、プロセッサ１−４には割込
みがかからない、即ち、バス制御装置１−４内の通信有
効性表示レジスタ２８にセントする有効性表示データの
最下位ビットを“ｌ”にするか否かによってプロセッサ
１−１とのプロセッサ間通信を有効にするか否かを制御
することができ、第２ピントを“ｌ”にするか否かを制
御することによりプロセッサ１−２とのプロセッサ間通
信を有効にするか否かを制御することができ、第３ビツ
トを“１”にするか否かによってプロセッサ１−３との
プロセッサ間通信を有効にするか否かを制御することが
できる。

〔発明の効果〕

以上説明したように、本発明のバス制御装置は、自プロ
セッサからの有効性表示データを保持する通信有効性表
示保持手段と、共通バスを介して加えられるプロセッサ
間同報通信要求を検出する同報通信表示レジスタ２５．
比較回路２７等からなる検出手段と、共通バスを介して
加えられる通信元プロセッサ表示データと通信を動性表
示保持手段に保持されている有効性表示データとに基づ
いてプロセッサ間同報通信要求を送出したプロセッサと
のプロセッサ間同報通信が有効であるか否かを判断する
アンド回路３０等の判断手段とを備えており、また、通
信を動性表示保持手段の内容は自プロセッサより自由に
変更することができるので、特定のプロセッサとのプロ
セッサ間同報通信のみを有効にするといったきめ細かい
制御をダイナミックに行なうことができる効果がある。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図は本発明
のバス制御装置を使用したマルチプロセッサシステムの
一例を示すブロック図、第３図はプロセッサから対応す
るバス制御装置に加えるプロセッサ間同報通信要求の一
例を示す図、 第４図はバス制御装置からデータバス５に送出するデー
タの一例を示す図及び、 第５図はプロセッサから対応するバス制御装置に加える
プロセッサ間通信要求の一例を示す図である。 図に於いて、１−１〜１−４・・・プロセッサ、２−１
〜２−４・・・バス制御装置、３・・・共通バス、４・
・・アドレスバス、５・・・データバス、６−１〜６−
４・・・プロセッサアドレス信号線、７−１〜７−４・
・・プロセッサデータ信号線、８−１〜８−４・・・割
込み信号線、２１・・・制御回路、２２・・・アドレス
・データバッフ１．２３・・・通信先プロセッサ表示レ
ジスタ、２４・・・自プロセッサ表示レジスタ、２５・
・・同報通信表示レジスタ、２６．２７・・・比較回路
、２８・・・通信有効性表示レジスタ、２９・・・通信
元プロセッサ表示レジスタ、３０・・・アンド回路、３
１．３２・・・オア回路。

Claims (1)

1. 【特許請求の範囲】 マルチプロセッサシステムを構成する各プロセッサと共
   通バスとの間にそれぞれ設けられるバス制御装置に於い
   て、 自プロセッサからプロセッサ間同報通信要求が加えられ
   ることにより、前記共通バスにプロセッサ間同報通信要
   求及び通信元プロセッサ表示データを送出する送出手段
   と、 自プロセッサからの有効性表示データを保持する通信有
   効性表示保持手段と、 前記共通バスを介してプロセッサ間同報通信要求が通知
   されたことを検出する検出手段と、前記共通バスを介し
   て通知された通信元プロセッサ表示データと前記通信有
   効性表示保持手段に保持されている有効性表示データと
   に基づいてプロセッサ間同報通信要求を出力したプロセ
   ッサとのプロセッサ間同報通信を有効にするか否かを判
   断する判断手段と、 前記検出手段によりプロセッサ間同報通信要求が検出さ
   れ、且つ前記判断手段によりプロセッサ間同報通信要求
   を出力したプロセッサとのプロセッサ間同報通信が有効
   であると判断された場合、自プロセッサへ割込みを発生
   する割込み発生手段と、 前記検出手段によりプロセッサ間同報通信要求が検出さ
   れ、且つ前記判断手段によりプロセッサ間同報通信要求
   を出力したプロセッサとのプロセッサ間同報通信が有効
   であると判断された場合、前記共通バスを介して加えら
   れた通信元プロセッサ表示データを保持する自プロセッ
   サから読込可能な通信元プロセッサ表示保持手段とを備
   えたことを特徴とするバス制御装置。