JPS63268053A - バス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は共通バスに接続されるバス制御装置に関する。

〔概要〕

本発明は共通バスに接続されるバス制御装置において、 共通バスのアドレスパリティ信号およびデータパリティ
信号を有効または無効にする手段を設けることによって
、 共通バス上にパリティ検出手段を有する装置とパリティ
検出の手段を有しない装置を混在できるようにし、かつ
、情報の信頼性を確保できるようにしたものである。

〔従来の技術〕

従来、共通バスに接続される全装置はアドレスおよびデ
ータのパリティ検出をし、バス制御装置にてパリティチ
ェックを行うことにより情報の信頼性を確保するのが一
般的である。

しかし、一部の装置においてはパリティ検出の手段を持
たないものも存在する。このような装置とパリティ検出
の手段を持つ装置を共通バスに接続する場合、パリティ
検出の手段を持つ装置にパリティの有効／無効を決める
スイッチを設けて、そのスイッチによりパリティを無効
とし、パリティ検出の手段を持たない装置と同じ扱いと
してバス制御装置におけるパリティチェックを一切行わ
ないようにすることにより混在を可能にしていた。

〔発明が解決しようとする問題点〕

共通バスにパリティ検出の手段を持つ装置とパリティ検
出の手段を持たない装置を混在して接続し、従来通りに
バス制御装置においてパリティチェックを行うとパリテ
ィ検出の手段を持たない装置からのアドレスおよびデー
タにパリティエラーを検出してしまう不都合が発生する
。

また、パリティ検出の手段を持つ装置とパリティ検出の
手段を持たない装置の混在を可能にするためにバス制御
装置におけるパリティチェックを行わないと情報の信頼
性が確保できない問題を有している。

本発明は、このような問題を解決して共通バス上にパリ
ティ検出手段を有する装置とパリティ検出手段を有しな
い装置を混在できるようにし、かつ情報の信頼性を確保
できるようにすることを目的とするものである。

〔問題点を解決するための手段〕

本発明は、共通バスおよびデータ処理装置とのデータ通
信を制御するバス制御回路と、アドレスまたはデータの
パリティチェックを行い、パリティエラーを検出したと
きにはそのエラー信号を上記バス制御回路に出力するパ
リティチェック回路と、上記共通バスと上記データ処理
装置に接続され信号を一時格納するバッファ回路とを備
えたバス制御装置において、上記パリティチェック回路
の動作を禁止する手段を備えたことを特徴とする。

〔作用〕

共通バスに設けたアドレスおよびデータのパリティ有効
信号がパリティチェックの実行を決定する。その働きに
よってパリティ検出機能を有する装置が相手装置である
ときは、このパリティ有効信号を使用してアドレスおよ
びデータのパリティ信号のチェックを行う。

また、パリティ検出機能を有しない装置が相手装置で鼠
るときは、共通バスからのパリティ有効信号の送出を禁
止する。共通バス上にパリティ機能を有する装置と有し
ない装置との混在ができるようにする。また、相手装置
がパリティ機能を有する場合には信頼性を高く維持でき
る。

〔実施例〕

次に本発明実施例バス制御装置を図面に基づいて説明す
る。図は本発明実施例バス制御装置の構成を示すブロッ
ク図である。

本発明実施例バス制御装置は、データ交換を実行するバ
ス制御回路１０と、パリティチェックを行い、パリティ
エラーを検出したときにエラー信号をバス制御回路１０
に出力するアドレス用およびデータ用のパリティチェッ
ク回路１１と、アドレス信号およびデータ信号の一次格
納およびこれら信号の入出力を行うアドレス用およびデ
ータ用のバッファ回路１２とを備えている。

バッファ回路１２は、共通バス２００のアドレス信号２
０３、データ信号２０４およびアドレスパリティ信号２
０５、データパリティ信号２０６に接続されており、バ
ス制御信号１０６により、一時的にデータ処理装置であ
るプロセッサｌからのアドレス信号１０４、データ信号
１０５を格納し共通バス２００へ出力する。また、共通
バス２００からのアドレス信号２０３、データ信号２０
４を入力しプロセッサ１へ出力する。

バス制御回路１０は、共通バス２００のアドレスパリテ
ィ有効信号２０１、データパリティ有効信号２０２に接
続され、共通バス２００とのデータ交換およびプロセッ
サ１とのデータ交換を制御信号１０１により実行する。

パリティチェック回路１１は、共通バス２００のアドレ
スパリティ信号２０５、データパリティ信号２０６およ
びアドレスパリティ有効信号２０１、データパリティ有
効信号２０２に接続され、共通バス２００のアドレス信
号２０３、データ信号２０４のパリティチェックを行い
、パリティエラーを検出したときには、アドレスパリテ
ィエラー信号１０２およびデータパリティエラー信号１
０３をバス制御回路１０へ出力する。

バス制御装置２は、共通バス２００に接続された他の装
置とのデータ転送において、データ書込み動作のときは
アドレスパリティを効信号２０１およびデータパリティ
有効信号２０２をアドレス信号２０３、データ信号２０
４およびアドレスパリティ信号２０５、データパリティ
信号２０６とともに共通バス２００へ出力する。データ
読み出しの場合には、アドレス信号２０３およびアドレ
スパリティ信号２０５とともにアドレスパリティ有効信
号２０１を共通バス２００へ出力し、読出し先の装置か
らの続出しデータのパリティチェックをデータパリティ
有効信号２０６が“真”のとき実行する。データパリテ
ィ有効信号２０６が“偽”のときはパリティチェ’７り
は実行されない。

また、バス制御装置２が共通バス２００上で応答装置と
して動作する場合には、アドレス信号２０３、アドレス
パリティ信号２０５、アドレスパリティ有効信号２０１
を入力し、パリティチェック回路１１でアドレスパリテ
ィ有効信号２０１が“真”のときパリティチェックを実
行し、パリティエラーを検出するとアドレスパリティエ
ラー信号１０２をバス制御回路１０へ出力する。

データのパリティチェックについては、データ信号２０
４、データパリティ信号２０６、データパリティを効信
号２０２をパリティチェック回路１１に入力し、データ
パリティ有効信号２０２が“真”であると、データパリ
ティチェックを実行し、パリティエラーを検出するとデ
ータパリティエラー信号１０３をバス制御回路１０へ出
力する。

以上述べたように、共通バス２００のアドレスパリティ
有効信号２０１およびデータパリティ有効信号２０２に
より、パリティチェックの実行が決定される。共通バス
２００に接続された装置において、パリティ検出機能を
存する装置は、前記パリティ有効信号を使用することに
より、アドレスおよびデータのパリティ信号を有効にす
ることができ、一方、アドレスおよびデータのパリティ
検出機能をもたない装置については共通バスのパリティ
有効信号を“偽”にしておくことにより、共通バス上に
パリティ検出機能を有する装置との混在を可能にするこ
とができる。

〔発明の効果〕

以上説明したように、本発明によれば、共通バスに設け
たアドレスパリティ有効信号およびデータパリティを効
信号に従ってパリティチェックの実行を決定するために
、パリティ検出の手段を持つ装置からのアドレスおよび
データに関してのみパリティチェックを行うことにより
情報の信軌性を確保することができ、さらに共通バス上
にパリティ検出の手段を持つ装置とパリティ検出の手段
を持たない装置を混在させることができる効果がある。

【図面の簡単な説明】

図は本発明バス制御装置の構成を示すブロック図。 １・・・プロセッサ、２・・・バス制ｔＩＩＩ　Ｗ　？
　、１０・・・バス制御回路、１１・・・アドレス／デ
ータパリティチェック回路、１２・・・アドレス／デー
タバッファ回路、１０１・・・制御信号、１０２・・・
アドレスパリティエラー信号、１０３・・・データパリ
ティエラー信号、１０４・・・アドレス信号、１０５・
・・データ信号、１０６・・・バス制御信号、２００・
・・共通バス、２０１・・・アドレスパリティ有効信号
、２０２・・・データパリティ有効信号、２０３・・・
アドレス信号、２０４・・・データ信号、２０５・・・
アドレスパリティ信号、２０６・・・データパリティ信
号。

Claims (1)

【特許請求の範囲】
1. （１）共通バスおよびデータ処理装置とのデータ通信を
   制御するバス制御回路と、 アドレスまたはデータのパリテイチェックを行い、パリ
   ティエラーを検出したときにはそのエラー信号を上記バ
   ス制御回路に出力するパリティチェック回路と、 上記共通バスと上記データ処理装置に接続され信号を一
   時格納するバッファ回路と を備えたバス制御装置において、 上記パリティチェック回路の動作を禁止する手段を備え
   た ことを特徴とするバス制御装置。