JPH0114616B2 - - Google Patents
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- Publication number
- JPH0114616B2 JPH0114616B2 JP59180586A JP18058684A JPH0114616B2 JP H0114616 B2 JPH0114616 B2 JP H0114616B2 JP 59180586 A JP59180586 A JP 59180586A JP 18058684 A JP18058684 A JP 18058684A JP H0114616 B2 JPH0114616 B2 JP H0114616B2
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- input
- cpu
- address
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Multi Processors (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、マルチコンピユータシステムに係
り、特に、割込処理に好適な割込入力装置に関す
る。
り、特に、割込処理に好適な割込入力装置に関す
る。
従来の装置は特開昭58−43054号、特開昭58−
60334号公報に記載のように、複数台の中央処理
装置（以下CPU）とプロセス入出力装置（以下
PI／Ｏ）を共用転送バスを用いて結合したマル
チコンピユータシステムではPI／Ｏデータは共
用のデータバスを通じて各CPUに、サイクリツ
クに転送を行なつていた。
60334号公報に記載のように、複数台の中央処理
装置（以下CPU）とプロセス入出力装置（以下
PI／Ｏ）を共用転送バスを用いて結合したマル
チコンピユータシステムではPI／Ｏデータは共
用のデータバスを通じて各CPUに、サイクリツ
クに転送を行なつていた。
しかし、割込入力信号を一台あるいは複数の
CPUに共通に与え、割込処理を行なう点につい
ては配慮されていなかつた。まず、CPU毎に割
込専用カードを設けるとすると、その割込情報は
該当するCPUへの入力のみとなり、他のCPUへ
は転送されない。また、全CPUに共通した割込
専用カードを設けると、前述のCPUとPI／Ｏを
結ぶ共用転送バス以外に割込専用カードと全
CPU間に接続が必要となる。しかも、システム
の変更が容易に行なえないという問題がある。ま
た、共用転送バスを介して割込入力信号をCPU
に読み込ませようとすると、CPUは、常に、サ
イクリツクに割込専用カードのアドレスをアクセ
スしていなければならない。そこで、一つの割込
入力信号を複数のCPUで共用でき、かつ、簡単
なハードで構成される方法が必要となつてきた。
CPUに共通に与え、割込処理を行なう点につい
ては配慮されていなかつた。まず、CPU毎に割
込専用カードを設けるとすると、その割込情報は
該当するCPUへの入力のみとなり、他のCPUへ
は転送されない。また、全CPUに共通した割込
専用カードを設けると、前述のCPUとPI／Ｏを
結ぶ共用転送バス以外に割込専用カードと全
CPU間に接続が必要となる。しかも、システム
の変更が容易に行なえないという問題がある。ま
た、共用転送バスを介して割込入力信号をCPU
に読み込ませようとすると、CPUは、常に、サ
イクリツクに割込専用カードのアドレスをアクセ
スしていなければならない。そこで、一つの割込
入力信号を複数のCPUで共用でき、かつ、簡単
なハードで構成される方法が必要となつてきた。
なお、この方法として関連するものには、例え
ば、特公昭58−46725号公報に開示されている。
ば、特公昭58−46725号公報に開示されている。
本発明の目的は、共用データバスにあるプロセ
スデータの一部を、割込入力として設定できる回
路を各CPU毎に設けることにより、PI／Ｏ側に
割込専用装置や割込専用線を設けることなく、あ
るいはCPUの割込監視も必要としないで、プロ
セスからCPUへの割込みを可能とするマルチコ
ンピユータシステムの割込入力装置を提供するに
ある。
スデータの一部を、割込入力として設定できる回
路を各CPU毎に設けることにより、PI／Ｏ側に
割込専用装置や割込専用線を設けることなく、あ
るいはCPUの割込監視も必要としないで、プロ
セスからCPUへの割込みを可能とするマルチコ
ンピユータシステムの割込入力装置を提供するに
ある。
本発明は、複数のCPUごとに割込入力検出回
路及び割込レジスタを設け、任意の割込アドレス
の割込情報を、全てのCPU、あるいは、特定の
CPUの割込レジスタに入力し、共通の割込信号
により各CPUが割込処理を行なうようにしたも
のである。
路及び割込レジスタを設け、任意の割込アドレス
の割込情報を、全てのCPU、あるいは、特定の
CPUの割込レジスタに入力し、共通の割込信号
により各CPUが割込処理を行なうようにしたも
のである。
第１図は、本発明の実施例の全体構成図であ
る。
る。
図において、CPU・Ａ１，CPU・Ｂ２，…
CPU・Ｎ３は非同期に動作する中央処理装置、
PI／O4は全CPUに共通なプロセス入出力装置、
INT・Ａ８，INT・Ｂ９，…INT・Ｎ１０は割
込入力装置、メモリＡ・５，メモリＢ・６，…メ
モリＮ・７は各CPUが個々に持つメモリである。
CPU・Ｎ３は非同期に動作する中央処理装置、
PI／O4は全CPUに共通なプロセス入出力装置、
INT・Ａ８，INT・Ｂ９，…INT・Ｎ１０は割
込入力装置、メモリＡ・５，メモリＢ・６，…メ
モリＮ・７は各CPUが個々に持つメモリである。
各CPU１〜３は、CPU単位のバスにより割込
入力装置INT８〜１０、及びメモリ５〜７をア
クセスする。メモリ５〜７相互間は、CPU系の
バスとは別の共用転送バス１１で結合され、バス
制御装置１２によつて、共通のPI／Ｏとサイク
リツクにデータの転送を行なう。また、割込入力
装置８〜１０も、共用転送バス１１により、
PI／O4からの割込入力を受け付けている。
入力装置INT８〜１０、及びメモリ５〜７をア
クセスする。メモリ５〜７相互間は、CPU系の
バスとは別の共用転送バス１１で結合され、バス
制御装置１２によつて、共通のPI／Ｏとサイク
リツクにデータの転送を行なう。また、割込入力
装置８〜１０も、共用転送バス１１により、
PI／O4からの割込入力を受け付けている。
第２図に、本発明の割込入力装置を示す。
割込入力装置８は、割込情報としたい入力デー
タに対応した入力アドレスを任意に設定できる割
込アドレス設定回路１３、割込アドレスコンペア
回路１４、PI／O4からの割込入力を検出する割
込入力検出回路１５、割込情報を記憶する割込レ
ジスタ１６、割込マスクレジスタ１７、および
CPUとのインターフエイス回路から成り、その
各部の信号１８〜２３の動作は第３図に示す通り
である。
タに対応した入力アドレスを任意に設定できる割
込アドレス設定回路１３、割込アドレスコンペア
回路１４、PI／O4からの割込入力を検出する割
込入力検出回路１５、割込情報を記憶する割込レ
ジスタ１６、割込マスクレジスタ１７、および
CPUとのインターフエイス回路から成り、その
各部の信号１８〜２３の動作は第３図に示す通り
である。
常時は、PI／O4からの入力データは共通転送
バス１１を介してメモリ５に入力されるが、割込
アドレス設定回路１３により設定された特定アド
レスに対応した入力データは、メモリ５に入力さ
れると共に、割込入力検出回路１５に入力され、
割込アドレスのデータに変化が生じた場合（割込
起動状態）は割込レジスタ１６の任意ビツトにフ
ラグを立てる。つまり、通常のPIカードの情報
を割込信号として使うこととなり、専用の割込カ
ードは不要となる。そして、割込レジスタ１６の
ビツトに対応した割込マスクレジスタ１７のビツ
トが割込許可されていれば、割込信号をCPU１
に出し、CPU１の割込処理を起動する。割込マ
スクレジスタ１７のビツトが割込禁止状態であれ
ば割込信号は出力されず、割込情報は無視される
ものとする。
バス１１を介してメモリ５に入力されるが、割込
アドレス設定回路１３により設定された特定アド
レスに対応した入力データは、メモリ５に入力さ
れると共に、割込入力検出回路１５に入力され、
割込アドレスのデータに変化が生じた場合（割込
起動状態）は割込レジスタ１６の任意ビツトにフ
ラグを立てる。つまり、通常のPIカードの情報
を割込信号として使うこととなり、専用の割込カ
ードは不要となる。そして、割込レジスタ１６の
ビツトに対応した割込マスクレジスタ１７のビツ
トが割込許可されていれば、割込信号をCPU１
に出し、CPU１の割込処理を起動する。割込マ
スクレジスタ１７のビツトが割込禁止状態であれ
ば割込信号は出力されず、割込情報は無視される
ものとする。
動作を第３図により説明する。
共用転送バス系のアドレスバスでは、サイクリ
ツクにアドレスが更新され、それに対応した
PI／Ｏデータがデータバスにオンバスされる。
前述の割込入力装置内の割込アドレス設定回路に
よつて設定した割込アドレスと、アドレスバスか
らのアドレスが一致した時、割込アドレス一致信
号が出力され、その時のデータバス上の入力デー
タを割込入力検出回路に入力する。このように割
込入力検出回路１５は、共通転送データバスのデ
ータ１９を更新されるたびに入力している。そこ
で前回PI／O4から送られてきたデータと比較し、
そこで変化があれば割込レジスタ１６に割込フラ
グ２１を立て、かつ割込マスクレジスタ１７の出
力２２が割込許可状態であれば割込信号２３を
CPU１に出す。CPUは、その割込信号により、
CPU系のアドレスバスに割込レジスタのアドレ
ス、及び、読込信号REQを出力し、割込レジス
タの割込情報、及び、応答信号ACKにより割込
処理を行なう。
ツクにアドレスが更新され、それに対応した
PI／Ｏデータがデータバスにオンバスされる。
前述の割込入力装置内の割込アドレス設定回路に
よつて設定した割込アドレスと、アドレスバスか
らのアドレスが一致した時、割込アドレス一致信
号が出力され、その時のデータバス上の入力デー
タを割込入力検出回路に入力する。このように割
込入力検出回路１５は、共通転送データバスのデ
ータ１９を更新されるたびに入力している。そこ
で前回PI／O4から送られてきたデータと比較し、
そこで変化があれば割込レジスタ１６に割込フラ
グ２１を立て、かつ割込マスクレジスタ１７の出
力２２が割込許可状態であれば割込信号２３を
CPU１に出す。CPUは、その割込信号により、
CPU系のアドレスバスに割込レジスタのアドレ
ス、及び、読込信号REQを出力し、割込レジス
タの割込情報、及び、応答信号ACKにより割込
処理を行なう。
本発明によれば、複数のCPUと共通のPI／Ｏ
から構成されるマルチコンピユータシステムにお
いて、割込情報を簡単なハード構成で複数の
CPUで共用することができる。
から構成されるマルチコンピユータシステムにお
いて、割込情報を簡単なハード構成で複数の
CPUで共用することができる。
また、専用の割込カードを用いることなく任意
の入力データを割込信号として利用できる。
の入力データを割込信号として利用できる。
第１図は、本発明の一実施例のブロツク図、第
２図は、本発明のハード構成図、第３図は実施例
の動作説明図である。 ８…割込入力装置、１３…割込アドレス設定回
路、１４…割込アドレスコンペア回路、１５…割
込入力検出回路、１６…割込レジスタ、１７…割
込マスクレジスタ。
２図は、本発明のハード構成図、第３図は実施例
の動作説明図である。 ８…割込入力装置、１３…割込アドレス設定回
路、１４…割込アドレスコンペア回路、１５…割
込入力検出回路、１６…割込レジスタ、１７…割
込マスクレジスタ。
Claims (1)
- １ 非同期に動作する複数の中央処理装置とプロ
セス入出力装置とを共用転送バスを用いて結合し
たマルチコンピユータシステムにおいて、割込入
力装置を前記中央処理装置の各々に設け、前記割
込入力装置は割込アドレスを任意に設定できる手
段と、この設定されたアドレスに対応するプロセ
スデータを前記バスから取込む手段と、前記デー
タの変化から割込情報を検出する手段と、前記割
込情報を格納し前記中央処理装置への割込みを許
可する手段と、を有することを特徴とするマルチ
コンピユータシステムの割込入力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18058684A JPS6159565A (ja) | 1984-08-31 | 1984-08-31 | マルチコンピユ−タシステムの割込入力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18058684A JPS6159565A (ja) | 1984-08-31 | 1984-08-31 | マルチコンピユ−タシステムの割込入力装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6159565A JPS6159565A (ja) | 1986-03-27 |
| JPH0114616B2 true JPH0114616B2 (ja) | 1989-03-13 |
Family
ID=16085851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18058684A Granted JPS6159565A (ja) | 1984-08-31 | 1984-08-31 | マルチコンピユ−タシステムの割込入力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6159565A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62243058A (ja) * | 1986-04-15 | 1987-10-23 | Fanuc Ltd | マルチプロセツサシステムの割込制御方法 |
| JPH04271434A (ja) * | 1991-02-27 | 1992-09-28 | Fuji Electric Co Ltd | プログラマブルコントローラの割込み入力モジュール |
| JP2007206955A (ja) * | 2006-02-01 | 2007-08-16 | Sony Corp | 情報処理装置および方法、プログラム、並びに記録媒体 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50115732A (ja) * | 1974-02-22 | 1975-09-10 | ||
| JPS5534752A (en) * | 1978-09-01 | 1980-03-11 | Nec Corp | Common access unit |
-
1984
- 1984-08-31 JP JP18058684A patent/JPS6159565A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6159565A (ja) | 1986-03-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |