JPS62295165A - マルチポ−トｒａｍ - Google Patents
マルチポ−トｒａｍInfo
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- JPS62295165A JPS62295165A JP13413487A JP13413487A JPS62295165A JP S62295165 A JPS62295165 A JP S62295165A JP 13413487 A JP13413487 A JP 13413487A JP 13413487 A JP13413487 A JP 13413487A JP S62295165 A JPS62295165 A JP S62295165A
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- JP
- Japan
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- writing
- information processing
- written
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- Pending
Links
- 230000010365 information processing Effects 0.000 claims description 25
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000012790 confirmation Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔発明の属する技術分野〕
本発明は、複数の情報処理装置と複数のバスを用いて接
続さｎるマルチポートＢＡＭに関する。
続さｎるマルチポートＢＡＭに関する。
従来のマルチボー）Ｒ，ＡＭ３（ランダムアクセスメモ
リ）は第２図に示すように、例えばある情報処理装置１
の内部にＣＰＵ（中央処理装置）とともに設けられ、内
部バス５によって接続される。
リ）は第２図に示すように、例えばある情報処理装置１
の内部にＣＰＵ（中央処理装置）とともに設けられ、内
部バス５によって接続される。
さらに、他の外部情報装置７とは別の独立したバス（こ
の例では外部バス）６を介して接続される。
の例では外部バス）６を介して接続される。
このように独立した複数のバスを用いて複数（２以上）
の装置に接続して、一方の装置から書込んだデータを他
方の装置からアクセスできるようになっている。
の装置に接続して、一方の装置から書込んだデータを他
方の装置からアクセスできるようになっている。
情報処理装置１以外の外部情報処理装置７から外部バス
７を介してマルチポート几ＡＭ３にデータの書き込みを
行なうと、マルチポートＢＡＭ３には書き込みが行なわ
れたという情報が、セマフォ４と呼ばれる領域に書き込
まれる。これをセマフォをセットするという。そしてＣ
ＰＵ（中央制御処理装置）２がマルチポートＢＡＭ３に
この書き込みが行なわれたか否かを知るには、ＣＰＵ２
がセマフォ４を時々ポーリングしてセマフォがセットさ
れているかどうかを確認しなければならなかった。
７を介してマルチポート几ＡＭ３にデータの書き込みを
行なうと、マルチポートＢＡＭ３には書き込みが行なわ
れたという情報が、セマフォ４と呼ばれる領域に書き込
まれる。これをセマフォをセットするという。そしてＣ
ＰＵ（中央制御処理装置）２がマルチポートＢＡＭ３に
この書き込みが行なわれたか否かを知るには、ＣＰＵ２
がセマフォ４を時々ポーリングしてセマフォがセットさ
れているかどうかを確認しなければならなかった。
この従来方式の問題点は、外部情報処理装置７がマルチ
ボー）Ｒ，ＡＭ３に書き込みを行ってからＣＰＵ２がセ
マフォ４をポーリングして書き込まれたことを知るまで
に時間（タイムラグ）がかかるということである。また
、タイムラグを少々くするためにポーリングの周期を短
かくすると、ＣＰＵ２が他の処理をする時間が少なくな
ってしまうという問題点が生じる。
ボー）Ｒ，ＡＭ３に書き込みを行ってからＣＰＵ２がセ
マフォ４をポーリングして書き込まれたことを知るまで
に時間（タイムラグ）がかかるということである。また
、タイムラグを少々くするためにポーリングの周期を短
かくすると、ＣＰＵ２が他の処理をする時間が少なくな
ってしまうという問題点が生じる。
本発明の目的は、かかる問題点を除去し、どの情報処理
装置から省き込みがあったかを直ちに確認できるようＫ
Ｌ、システムの処理能力の向上を図ったところのマルチ
ポートＢＡＭを提供することにある。
装置から省き込みがあったかを直ちに確認できるようＫ
Ｌ、システムの処理能力の向上を図ったところのマルチ
ポートＢＡＭを提供することにある。
本発明のマルチポートＢＡＭは複数の情報処理装置から
アクセス可能で、かつ一方の情報処理装置からの情報の
書き込みに応答して他方の情報処理装置に割込み信号を
供給し、この割込み信号によって書込みの事実を知らせ
るようにしたことを特徴とする。
アクセス可能で、かつ一方の情報処理装置からの情報の
書き込みに応答して他方の情報処理装置に割込み信号を
供給し、この割込み信号によって書込みの事実を知らせ
るようにしたことを特徴とする。
〔実施例の説明〕
以下、本発明の実施例について、図面を参照して詳細に
説明する。
説明する。
第１図は、本発明の一実施例のマルチポートＲＡＭを用
いた情報処理装置ブロック図である。々お第２図に示し
た従来例と同じものには、同一参照数字を付しである。
いた情報処理装置ブロック図である。々お第２図に示し
た従来例と同じものには、同一参照数字を付しである。
本実施例の情報処理装置１′に用いられているマルチポ
ートＢＡＭは外部情報処理装置７からのデータ書込みに
応じて、ＣＰＵ２に割込み信号１０を送出する割込み回
路８と、このマルチポートＢＡＭに書き込みが行なわｎ
たコードアドレスを保持するアト、レス保持回路９とが
付加されている。
ートＢＡＭは外部情報処理装置７からのデータ書込みに
応じて、ＣＰＵ２に割込み信号１０を送出する割込み回
路８と、このマルチポートＢＡＭに書き込みが行なわｎ
たコードアドレスを保持するアト、レス保持回路９とが
付加されている。
次に、本実施例の動作を説明する。
マルチボー）凡ＡＭ３に例えば外部情報処理装置７から
外部パス６全通して書き込みが行なわれたとする。この
時、書き込みを行なった外部情報処理装置７は、書き込
みを行なったという意味のコードをマルチポートＢＡＭ
の一部のセマフォ４のそれぞれの外部情報処理装置７に
対応したアドレスに書き込む。
外部パス６全通して書き込みが行なわれたとする。この
時、書き込みを行なった外部情報処理装置７は、書き込
みを行なったという意味のコードをマルチポートＢＡＭ
の一部のセマフォ４のそれぞれの外部情報処理装置７に
対応したアドレスに書き込む。
セマフォ４にコードが書き込まれると、割込み回路８は
割込み信号ｌＯをＣＰＵ２に対して発生する。この割込
みによりＣＰＵ２はマルチポートＲＡ Ｍ ３に外部情
報処理装置７から書き込みがあったことを書き込みの直
後に知ることができる。
割込み信号ｌＯをＣＰＵ２に対して発生する。この割込
みによりＣＰＵ２はマルチポートＲＡ Ｍ ３に外部情
報処理装置７から書き込みがあったことを書き込みの直
後に知ることができる。
また、書き込み全行なった外部情報処理装置７がコード
を書き込んだセマフォ４のアドレスは、アドレス保持回
路９に保持さｎるので、どの外部情報処理装置７からマ
ルチボーｌＲＡＭ３に書き込みを行なったかの確認もで
きる。
を書き込んだセマフォ４のアドレスは、アドレス保持回
路９に保持さｎるので、どの外部情報処理装置７からマ
ルチボーｌＲＡＭ３に書き込みを行なったかの確認もで
きる。
すなわち、本実施ψ１によると、従来のように外部情報
処理装置がマルチボー） １−１．ＡＭにデータを書き
込んだか否かをホーリングによってＣＰＵが知るだめの
タイムラグが不要となり、装置全体の処理能力が向上さ
れる。
処理装置がマルチボー） １−１．ＡＭにデータを書き
込んだか否かをホーリングによってＣＰＵが知るだめの
タイムラグが不要となり、装置全体の処理能力が向上さ
れる。
以上詳細に説明したとおり、割込み回路を有する本発明
のマルチポートＲＡＭは、一方の情報処理装置がマルチ
ポートＲＡＭに情報を書き込むと、それに伴って自動的
に割込み信号を発生する割込み回路を有しているので、
ポーリングを行なうことなく、情報処理装置が書き込み
を行なった時点で自動的に知るととができるので、従来
のような周期釣人ポーリングに伴うタイムラグも発生せ
ず、システムの処理能力が著しく向上するという優れた
効果を有している。
のマルチポートＲＡＭは、一方の情報処理装置がマルチ
ポートＲＡＭに情報を書き込むと、それに伴って自動的
に割込み信号を発生する割込み回路を有しているので、
ポーリングを行なうことなく、情報処理装置が書き込み
を行なった時点で自動的に知るととができるので、従来
のような周期釣人ポーリングに伴うタイムラグも発生せ
ず、システムの処理能力が著しく向上するという優れた
効果を有している。
第１図は本発明の一実施例のマルデボートＲＡＭ金有す
る情報処理装置のブロック図、第２図は従来のブロック
図である。 １．１′・・・・・・情報処理装置、２・・・・−・Ｃ
ＰＵ、３・・・・・・マルチポートｆ（、ＡＭ、４・・
・・・・セマフォ、５・・・・・・内部バス、６・・・
・・・外部バス、７・・・・・・外部情報処理装置、８
・・・・・・割込み回路、９・・・・・・アドレス保持
回路、１０・・・・・・割込み信号、。 ７、−〕− ｗｔ ！
る情報処理装置のブロック図、第２図は従来のブロック
図である。 １．１′・・・・・・情報処理装置、２・・・・−・Ｃ
ＰＵ、３・・・・・・マルチポートｆ（、ＡＭ、４・・
・・・・セマフォ、５・・・・・・内部バス、６・・・
・・・外部バス、７・・・・・・外部情報処理装置、８
・・・・・・割込み回路、９・・・・・・アドレス保持
回路、１０・・・・・・割込み信号、。 ７、−〕− ｗｔ ！
Claims (1)
- 複数の情報処理装置に連結した複数のバスに接続される
マルチポートＢＡＭにおいて、一方のバスを介して情報
の書込みが行なわれた時、該情報の書き込みを他方のバ
スに接続されている情報処理装置に知らせるための割込
み信号を出力する割込手段を有することを特徴とするマ
ルチポートＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13413487A JPS62295165A (ja) | 1987-05-29 | 1987-05-29 | マルチポ−トｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13413487A JPS62295165A (ja) | 1987-05-29 | 1987-05-29 | マルチポ−トｒａｍ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9177483A Division JPS59216268A (ja) | 1983-05-25 | 1983-05-25 | マルチポ−トｒａｍを有する情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62295165A true JPS62295165A (ja) | 1987-12-22 |
Family
ID=15121262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13413487A Pending JPS62295165A (ja) | 1987-05-29 | 1987-05-29 | マルチポ−トｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62295165A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5667471A (en) * | 1979-11-02 | 1981-06-06 | Mitsubishi Electric Corp | Multiprocessor |
| JPS5731072A (en) * | 1980-07-31 | 1982-02-19 | Mitsubishi Electric Corp | Multiprocessor |
| JPS57152066A (en) * | 1981-03-16 | 1982-09-20 | Tokyo Electric Co Ltd | Opu communication system in multi-opu system |
-
1987
- 1987-05-29 JP JP13413487A patent/JPS62295165A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5667471A (en) * | 1979-11-02 | 1981-06-06 | Mitsubishi Electric Corp | Multiprocessor |
| JPS5731072A (en) * | 1980-07-31 | 1982-02-19 | Mitsubishi Electric Corp | Multiprocessor |
| JPS57152066A (en) * | 1981-03-16 | 1982-09-20 | Tokyo Electric Co Ltd | Opu communication system in multi-opu system |
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