JPS63174134A - 割込み制御装置 - Google Patents
割込み制御装置Info
- Publication number
- JPS63174134A JPS63174134A JP635387A JP635387A JPS63174134A JP S63174134 A JPS63174134 A JP S63174134A JP 635387 A JP635387 A JP 635387A JP 635387 A JP635387 A JP 635387A JP S63174134 A JPS63174134 A JP S63174134A
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- JP
- Japan
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- interruption
- interrupt
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- circuit
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- Pending
Links
- 238000001514 detection method Methods 0.000 abstract description 3
- 230000006870 function Effects 0.000 description 6
- 230000004044 response Effects 0.000 description 5
- 230000005856 abnormality Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は外部装置からのマイクロプロセッサへの割込み
要求に対応する割込み制御装置に関するものである。
要求に対応する割込み制御装置に関するものである。
ｊ
（従来技術）
割込みアクノリッジサイクル中に外部デバイスからベク
タ番号をフェッチして、その割込みルーチンの先頭アド
レスをフェッチしたベクタ番号をもとにメモリ上のテー
ブルから読み出して決定し、マイクロプロセッサ（ｃｐ
ｕ）に対し割込み動作を行う方式がある。
タ番号をフェッチして、その割込みルーチンの先頭アド
レスをフェッチしたベクタ番号をもとにメモリ上のテー
ブルから読み出して決定し、マイクロプロセッサ（ｃｐ
ｕ）に対し割込み動作を行う方式がある。
しかしながらベクタ番号を出力する手段をもたないＩ１
０デバイス（以後割込み発生回路も含めてＩ１０デバイ
スと称する）に対して、特に同一割込みレベルに複数の
このようなＩ１０デバイスからの割込みを割り当てる場
合、外部にベクタ番号を発生させる目的で専用のＲＯＭ
を設けていた。このベクタ番号発生ＲＯＭに対するアド
レス情報としては、現在ＣＰＵが受付けた割込みのレベ
ル及び前記同一割込みレベルに割り当てたＩ１０デバイ
スの区別を示すコード信号でｔｉ 成され、ハード的に
固定されたアドレス情報しか与えていなかった。
０デバイス（以後割込み発生回路も含めてＩ１０デバイ
スと称する）に対して、特に同一割込みレベルに複数の
このようなＩ１０デバイスからの割込みを割り当てる場
合、外部にベクタ番号を発生させる目的で専用のＲＯＭ
を設けていた。このベクタ番号発生ＲＯＭに対するアド
レス情報としては、現在ＣＰＵが受付けた割込みのレベ
ル及び前記同一割込みレベルに割り当てたＩ１０デバイ
スの区別を示すコード信号でｔｉ 成され、ハード的に
固定されたアドレス情報しか与えていなかった。
そのため、このようなシステムにおいて、ベクタ番号の
発生を外付回路で行っているＩ１０デバイスに対する割
込み対しては不変固定のベクタ番号が出力されるだけで
、ダイナミックにベクタ番号を変化させ乞ことは不可能
であった。
発生を外付回路で行っているＩ１０デバイスに対する割
込み対しては不変固定のベクタ番号が出力されるだけで
、ダイナミックにベクタ番号を変化させ乞ことは不可能
であった。
従ってシステムの動作状況の変化によって割込み処理ル
ーチンを変えることができないという欠点があった。
ーチンを変えることができないという欠点があった。
本発明は以上の点に鑑み、システムの動作の状況に応じ
て、ベクタ番号を出力する機能をもたないＩ１０デバイ
スからの割込みに対して、そのベクタ番号をダイナミッ
クに変化させることを可能とするものである。
て、ベクタ番号を出力する機能をもたないＩ１０デバイ
スからの割込みに対して、そのベクタ番号をダイナミッ
クに変化させることを可能とするものである。
以下、本発明を好ましい実施例を用いて説明する。
第１図は本発明の実施例で、１はＣＰＵ、２および３は
ベクタ番号を発生する機能を持たないＩ１０デバイス、
４および５はＩ１０デバイス２および３から発行される
割込み線、６はＯＲ回路、７はＯＲ回路から得られる共
通割込み線、８ば優先１順エンコーダ、９はアドレスバ
ス、１０はＣＰＵの動作を示すファンクションコード、
１１はレベル別の割込みアクノリッジを検出する回路、
１２は割込みのレベル毎に自動ベクタリング／外部ベク
タリングを区別するスイッチで例えばコネクタピンであ
る。１３は回路１２から得られるところの外部ベクタリ
ングを行うレベルに対する割込みアクノリッジ信号線、
１４はＯＲ回路、１５はＯＲ回路１４から得られる外部
ベクタリングイネーブル線、１６はエンコーダ、１７は
ラッチ付エンコーダ１６から得られるところの割込み線
４．５を区別するコード信号、１８はすでに所定のアド
レス入力に対して、ベクタ番号が書きこまれているＲＯ
Ｍ、１９はデータバス、２０は読み書き可能な数ビツト
構成のレジスタである。
ベクタ番号を発生する機能を持たないＩ１０デバイス、
４および５はＩ１０デバイス２および３から発行される
割込み線、６はＯＲ回路、７はＯＲ回路から得られる共
通割込み線、８ば優先１順エンコーダ、９はアドレスバ
ス、１０はＣＰＵの動作を示すファンクションコード、
１１はレベル別の割込みアクノリッジを検出する回路、
１２は割込みのレベル毎に自動ベクタリング／外部ベク
タリングを区別するスイッチで例えばコネクタピンであ
る。１３は回路１２から得られるところの外部ベクタリ
ングを行うレベルに対する割込みアクノリッジ信号線、
１４はＯＲ回路、１５はＯＲ回路１４から得られる外部
ベクタリングイネーブル線、１６はエンコーダ、１７は
ラッチ付エンコーダ１６から得られるところの割込み線
４．５を区別するコード信号、１８はすでに所定のアド
レス入力に対して、ベクタ番号が書きこまれているＲＯ
Ｍ、１９はデータバス、２０は読み書き可能な数ビツト
構成のレジスタである。
つぎに上記構成の動作を説明する。Ｉ１０デバイス２お
よび３から発行された割込みはＯＲ回路６を通じて共通
化され、ある特定レベルの割込み線として優先１順エン
コーダ８に入力され、コード化された後ＣＰＵ １に与
えられる。ＣＰＵ１では割込み処理が可能になるとファ
ンクションコードを通じて割込みアクノリッジサイクル
中であることを示し、またアドレスバスの下位数ビット
を用いて、現在受は付けたところの割込みレベルを示す
。回路１１ではこのファンクションコード１０およびア
ドレスバス９を用いて割込みレベル別の割込みアクノリ
ッジ信号を出力する。
よび３から発行された割込みはＯＲ回路６を通じて共通
化され、ある特定レベルの割込み線として優先１順エン
コーダ８に入力され、コード化された後ＣＰＵ １に与
えられる。ＣＰＵ１では割込み処理が可能になるとファ
ンクションコードを通じて割込みアクノリッジサイクル
中であることを示し、またアドレスバスの下位数ビット
を用いて、現在受は付けたところの割込みレベルを示す
。回路１１ではこのファンクションコード１０およびア
ドレスバス９を用いて割込みレベル別の割込みアクノリ
ッジ信号を出力する。
これらの割込みアクノリッジ信号は回路１２を通じて外
部ベクタリングを行いたいレベルに対するものだけが選
択され、ＯＲ回路１４に入力される。ＯＲ回路１４では
前記ベクタリングを行うレベルに対する割込みアクノリ
ッジ線１３から、各別込みレベル共通の外部ベクタリン
グイネーブル線１５をＲＯＭ１８に与える。
部ベクタリングを行いたいレベルに対するものだけが選
択され、ＯＲ回路１４に入力される。ＯＲ回路１４では
前記ベクタリングを行うレベルに対する割込みアクノリ
ッジ線１３から、各別込みレベル共通の外部ベクタリン
グイネーブル線１５をＲＯＭ１８に与える。
一方、Ｉ１０デバイス２および３から発行された割り込
み線４および５に応じてラッチ付エンコーダ１６は、こ
のふたつを区別するコード信号１７を割込み線４および
５が割り当てられている割込みレベルに対する外部ベク
タリングイネーブル信号入力時に、ＲＯＭ１８に対する
アドレス情報の一部として与える。なお、このコード信
号は割り込みアクノリッジサイクル開始時点でラッチさ
れたものである。ＲＯＭ１８にはアドレスバスから現在
受は付けたところの割込みレベルを示す下位ビット線を
コード信号１７と同時にアドレス情報として入力される
。
み線４および５に応じてラッチ付エンコーダ１６は、こ
のふたつを区別するコード信号１７を割込み線４および
５が割り当てられている割込みレベルに対する外部ベク
タリングイネーブル信号入力時に、ＲＯＭ１８に対する
アドレス情報の一部として与える。なお、このコード信
号は割り込みアクノリッジサイクル開始時点でラッチさ
れたものである。ＲＯＭ１８にはアドレスバスから現在
受は付けたところの割込みレベルを示す下位ビット線を
コード信号１７と同時にアドレス情報として入力される
。
さらにアドレス情報として、読み書き可能なレジスタ２
０から数ビットのコードもＲＯＭ１８に与えられる。Ｒ
ＯＭ１Ｂは前記アドレス情報から得られるベクタ番号を
外部ベクタリングイネーブル信号１５０入力時にデータ
バスに出力し、このベクタ番号はＣＰＵＩにフェッチさ
れる。レジスタ２０にセットするコードによってＲＯＭ
１８から得られるベクタ番号は同じＩ１０デバイスから
の割込みであっても変えることが可能になる。
０から数ビットのコードもＲＯＭ１８に与えられる。Ｒ
ＯＭ１Ｂは前記アドレス情報から得られるベクタ番号を
外部ベクタリングイネーブル信号１５０入力時にデータ
バスに出力し、このベクタ番号はＣＰＵＩにフェッチさ
れる。レジスタ２０にセットするコードによってＲＯＭ
１８から得られるベクタ番号は同じＩ１０デバイスから
の割込みであっても変えることが可能になる。
このようにベクタ番号を発生させるＲＯＭに数ビットの
アドレス情報を外部レジスタによって付加すると、従来
ひとつの割込み要因に対しである固定のベクタ番号しか
出力できず、その結果不変唯一の割込み処理ルーチンの
みが起動していたシステムでも、外部レジスタ２０にセ
ットするコードをそのシステムの動作状況（例えば電源
投入時初期診断動作、定常動作、異常検出動作。
アドレス情報を外部レジスタによって付加すると、従来
ひとつの割込み要因に対しである固定のベクタ番号しか
出力できず、その結果不変唯一の割込み処理ルーチンの
みが起動していたシステムでも、外部レジスタ２０にセ
ットするコードをそのシステムの動作状況（例えば電源
投入時初期診断動作、定常動作、異常検出動作。
緊急動作等々・・・）に応じてダイナミックに変化させ
ることによってベクタ番号発生ＲＯＭ１８に与えるアド
レス情報が変わり、その結果ひとつの割込み要因に対し
て複数のベクタ番号を出力することか可罷になる。これ
はベクタ番号を出力する機能を持たないＩ１０デバイス
の活用範囲が非常に広まる。
ることによってベクタ番号発生ＲＯＭ１８に与えるアド
レス情報が変わり、その結果ひとつの割込み要因に対し
て複数のベクタ番号を出力することか可罷になる。これ
はベクタ番号を出力する機能を持たないＩ１０デバイス
の活用範囲が非常に広まる。
以上説明した様に、本発明によるとある割込み要求に対
して種々のベクタ番号を発生することが可能となるもの
である。
して種々のベクタ番号を発生することが可能となるもの
である。
第１図は割込み制御回路のブロック図であり、１はｃｐ
ｕ、２および３はＩ１０デバイス、６はＯＲ回路、８は
優先席順エンコーダ、１１はレベル別割込みアクノリッ
ジ検出回路、１２はレベル別自勅／外部ベクタリング設
定スイッチ、１４はＯＲ回路、１６はラッチ付エンコー
ダ、１８はＲＯＭ、２０は読み書き可能なレジスタであ
る。
ｕ、２および３はＩ１０デバイス、６はＯＲ回路、８は
優先席順エンコーダ、１１はレベル別割込みアクノリッ
ジ検出回路、１２はレベル別自勅／外部ベクタリング設
定スイッチ、１４はＯＲ回路、１６はラッチ付エンコー
ダ、１８はＲＯＭ、２０は読み書き可能なレジスタであ
る。
Claims (1)
- 【特許請求の範囲】 ベクタ番号を発生させるメモリに入力する アドレス情報をダイナミックに変化させることを特徴と
する割込み制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP635387A JPS63174134A (ja) | 1987-01-14 | 1987-01-14 | 割込み制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP635387A JPS63174134A (ja) | 1987-01-14 | 1987-01-14 | 割込み制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63174134A true JPS63174134A (ja) | 1988-07-18 |
Family
ID=11636002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP635387A Pending JPS63174134A (ja) | 1987-01-14 | 1987-01-14 | 割込み制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63174134A (ja) |
-
1987
- 1987-01-14 JP JP635387A patent/JPS63174134A/ja active Pending
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