JPS61134856A - Ｒａｍチエツク回路 - Google Patents
Ｒａｍチエツク回路Info
- Publication number
- JPS61134856A JPS61134856A JP59255722A JP25572284A JPS61134856A JP S61134856 A JPS61134856 A JP S61134856A JP 59255722 A JP59255722 A JP 59255722A JP 25572284 A JP25572284 A JP 25572284A JP S61134856 A JPS61134856 A JP S61134856A
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- JP
- Japan
- Prior art keywords
- ram
- check
- data
- circuit
- storing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分計〕
本発明は、マイクロプロセッサ搭載システム等に実装さ
れたＲＡＭのチェックを短時間で行なうことができるＲ
ＡＭチェック回路に関する。
れたＲＡＭのチェックを短時間で行なうことができるＲ
ＡＭチェック回路に関する。
１−−−−−−２−−−頁
従来、マイクロプロセッサ搭載システム等に実装された
ＲＡＭは、システムの電源オン時にプログラムによシチ
ェックされる。そのチェック法は、例えばトランジスタ
技術１９８２年５月号ｐ、３１０〜ｐ、３１１に記載さ
れている様に、数多く提案されている。その中でも比較
的簡単なチェック法であるチェッカ・ボード方式を第３
図に示す。
ＲＡＭは、システムの電源オン時にプログラムによシチ
ェックされる。そのチェック法は、例えばトランジスタ
技術１９８２年５月号ｐ、３１０〜ｐ、３１１に記載さ
れている様に、数多く提案されている。その中でも比較
的簡単なチェック法であるチェッカ・ボード方式を第３
図に示す。
第３図に示す様に、比較的簡単なＲＡＭのチェック法で
あるチェッカ・ボード方式でも、その７ａ−チャートは
いくつかのループ構造を必要とする。
あるチェッカ・ボード方式でも、その７ａ−チャートは
いくつかのループ構造を必要とする。
そのため、ＲＡＭ容量が大きいシステムでは、チェック
時間が長くかがシ、システムの電源をオンしてから実際
に可動するまでに多大の時間を必要とするという問題点
があった。
時間が長くかがシ、システムの電源をオンしてから実際
に可動するまでに多大の時間を必要とするという問題点
があった。
本発明は上記した従来技術の問題点に鑑み表されたもの
で、マイクロプロセッサ搭載システム等に実装されたＲ
ＡＭのチェックを短時間で行なうことができるＲＡＭチ
ェック回路を提供することを目的とする。
で、マイクロプロセッサ搭載システム等に実装されたＲ
ＡＭのチェックを短時間で行なうことができるＲＡＭチ
ェック回路を提供することを目的とする。
−−３−一−−−頁
〔発明の概要〕
本発明のＲＡＭチェック回路は、ＲＡＭのチェック用デ
ータを格納する第１の手段と、ＲＡＭから読出されたデ
ータを格納する第２の手段と、第１の手段から読出され
るチェック用データと第２の手段から読出されるデータ
とを比較し、不一致のときエラー信号を出力する第３の
手段と、第１の手段に格納されたチェック用データをＤ
ＭＡモード（ダイレクト・メモリ・アクセス モード）
でＲＡＭに書込み、ＲＡＭに書込まれたデータをＤＭＡ
モードで読出して第２の手段に格納し、かつエラー信号
を受けてＤＭＡモードを中断し、ＲＡＭの異常を検出す
る第４の手段とを備えていることを特徴としている。
ータを格納する第１の手段と、ＲＡＭから読出されたデ
ータを格納する第２の手段と、第１の手段から読出され
るチェック用データと第２の手段から読出されるデータ
とを比較し、不一致のときエラー信号を出力する第３の
手段と、第１の手段に格納されたチェック用データをＤ
ＭＡモード（ダイレクト・メモリ・アクセス モード）
でＲＡＭに書込み、ＲＡＭに書込まれたデータをＤＭＡ
モードで読出して第２の手段に格納し、かつエラー信号
を受けてＤＭＡモードを中断し、ＲＡＭの異常を検出す
る第４の手段とを備えていることを特徴としている。
以下添付の図面に示す冥施例により、更に詳細に本発明
について説明する。
について説明する。
第１図は本発明の一実施例を示すブロック図である。図
示する様に、本システムは、マイクロプロセッサ搭載シ
ステムに通常使用するＣＰＵＩと、１ｆｒＷ３１１ａ６
１−１ａ４ＪＧ）６ （１ノシステム制御プログラムと
ＲＡＭチェック用プログラムとを格納しているＲＯＭ２
と、ワークエリアとして使用されるＲＡＭ３と、ＲＡＭ
チェック回路４から構成され、それぞれパス１０に接続
されている。
示する様に、本システムは、マイクロプロセッサ搭載シ
ステムに通常使用するＣＰＵＩと、１ｆｒＷ３１１ａ６
１−１ａ４ＪＧ）６ （１ノシステム制御プログラムと
ＲＡＭチェック用プログラムとを格納しているＲＯＭ２
と、ワークエリアとして使用されるＲＡＭ３と、ＲＡＭ
チェック回路４から構成され、それぞれパス１０に接続
されている。
ＲＡＭチェック回路４は、ＤＭＡコントローラ４１と、
ＲＡＭ３から読出したデータを格納するラッチ回路４２
と、チェック用データと同一のパターンを格納するパタ
ーンレジスタ４３と、前記ラッチ回路４２の出力データ
とパターンレジスタ４３の出力データを比較し、両デー
タの不一致を検出してエラー信号ＥＲを出力するコンパ
レータ必と、エラー信号ＥＲが出力された場合ＲＡＭエ
ラーが発生した仁とを表示するエラー表示回路４５とか
ら構成されている。
ＲＡＭ３から読出したデータを格納するラッチ回路４２
と、チェック用データと同一のパターンを格納するパタ
ーンレジスタ４３と、前記ラッチ回路４２の出力データ
とパターンレジスタ４３の出力データを比較し、両デー
タの不一致を検出してエラー信号ＥＲを出力するコンパ
レータ必と、エラー信号ＥＲが出力された場合ＲＡＭエ
ラーが発生した仁とを表示するエラー表示回路４５とか
ら構成されている。
上記の構成を有すゐＲＡＭチーツク回路の動作に
１ついて、第２図に示すフローチャートに従って説明す
る。即ち、ＲＯＭ２内に格納されたチェック用プログラ
ムに従って、ＣＰＵＩが次の処理を行なう。
１ついて、第２図に示すフローチャートに従って説明す
る。即ち、ＲＯＭ２内に格納されたチェック用プログラ
ムに従って、ＣＰＵＩが次の処理を行なう。
ステップＳ１において、パターンレジスタ４３にチェッ
ク用データを格納する。ステップ８２．８３において、
ＤＭＡコントローラ４ Ｋ ＲＡＭ３のチェック−−一
一一一−５−−−−頁 エリアの先頭アドレスと転送ブロック長を設定する。ス
テップＳ４において、ＤＭＡコン）ｏ−ラ４１を書き込
みモードに設定し、ステップＳ５において、ＤＭＡモー
ドを起動する。 ＤＭＡモードの起動によって、パスｌ
Ｏの制御権がＣＰＵＩからＤＭＡコントローラ４１に移
シ、パターンレジスタ４３に格納されたチェック用デー
タがＲＡＭ３のチェックエリアに書込まれる。ここで、
パターンレジスタ４３からＲＡＭ３へチェック用データ
を転送するのは、ＤＭＡモード属おいては、ＲＯＭ２等
のメモリからＲＡＭ３へ転送するよシも、パターンレジ
２夕４３の様なＩ１０ポートからＲＡＭ３へ転送した方
が、転送スピードが早くなるためである。ＲＡＭ３への
チェック用データの書込みが終了すると、パス１０の制
御権がＤＭＡコントローラ４１からＣＰＵＩにもどされ
る。
ク用データを格納する。ステップ８２．８３において、
ＤＭＡコントローラ４ Ｋ ＲＡＭ３のチェック−−一
一一一−５−−−−頁 エリアの先頭アドレスと転送ブロック長を設定する。ス
テップＳ４において、ＤＭＡコン）ｏ−ラ４１を書き込
みモードに設定し、ステップＳ５において、ＤＭＡモー
ドを起動する。 ＤＭＡモードの起動によって、パスｌ
Ｏの制御権がＣＰＵＩからＤＭＡコントローラ４１に移
シ、パターンレジスタ４３に格納されたチェック用デー
タがＲＡＭ３のチェックエリアに書込まれる。ここで、
パターンレジスタ４３からＲＡＭ３へチェック用データ
を転送するのは、ＤＭＡモード属おいては、ＲＯＭ２等
のメモリからＲＡＭ３へ転送するよシも、パターンレジ
２夕４３の様なＩ１０ポートからＲＡＭ３へ転送した方
が、転送スピードが早くなるためである。ＲＡＭ３への
チェック用データの書込みが終了すると、パス１０の制
御権がＤＭＡコントローラ４１からＣＰＵＩにもどされ
る。
次に、ＲＡＭ３にチェック用データが正常に書込まれ、
かつそれを正常に読出すことが可能か否かをチェックす
るため、ステップ８６〜８１２の処理を行危う。ステッ
プＳ６において、パターンレジスタ４３に格納したチェ
ック用データと同じデータな一一一一−−６−−−−−
１ ラッチ回路４２に書込む。これは、最初、ラッチ回路４
２のデータは確定しておらず、パターンレジスタ４３の
内容と一致せず、コンパレータ祠カラエラー信号ＥＲが
出力されるのを防止するためである。
かつそれを正常に読出すことが可能か否かをチェックす
るため、ステップ８６〜８１２の処理を行危う。ステッ
プＳ６において、パターンレジスタ４３に格納したチェ
ック用データと同じデータな一一一一−−６−−−−−
１ ラッチ回路４２に書込む。これは、最初、ラッチ回路４
２のデータは確定しておらず、パターンレジスタ４３の
内容と一致せず、コンパレータ祠カラエラー信号ＥＲが
出力されるのを防止するためである。
次に、ステップＳ７において、ＤＭＡコントローラ４１
にチェックエリアの先頭アドレスを設定し、ステップ８
８においてＤＭＡコントローラ４１に転送ブロック長を
設定する。次に、ステップＳ９において、ＤＭＡ：ｆｆ
ントａ−ラ４１を読出しモードに設定し、ステップ８１
０においてコンパレータ必の出力をイネーブルにする。
にチェックエリアの先頭アドレスを設定し、ステップ８
８においてＤＭＡコントローラ４１に転送ブロック長を
設定する。次に、ステップＳ９において、ＤＭＡ：ｆｆ
ントａ−ラ４１を読出しモードに設定し、ステップ８１
０においてコンパレータ必の出力をイネーブルにする。
その後、ステップａｌｌでＤＭＡモードを起動する。Ｄ
ＭＡモードの起動によって、パス１０の制御権がＣＰＵ
ＩからＤＭＡコントａ−ラ４１に移る。
ＭＡモードの起動によって、パス１０の制御権がＣＰＵ
ＩからＤＭＡコントａ−ラ４１に移る。
ＤＭＡモードが起動されると、ＲＡＭ３の全チェックエ
リアのデ、−夕が読み出され、順次、ラッチ回路４２に
転送される。そして、ラッチ回路４２の内容とパターン
レジスタ４３の内容がコンパレータ祠で比較され、不一
致の場合に限ってエラー信号ＫＲが出力される。エラー
信号ＩＲが出力されると、−−一−−−７−−−−−−
頁 ＤＭＡコントローラ４１ ハＤＭＡモートヲ中断シ、ハ
ス１０の制御権をＣＰＵＩへ戻す。そしてステップ８１
２でＤＭＡ ＊ントローラ４１の内部状態を読込み、エ
ラー信号ＥＲによ！ｌ ＤＭＡモードが中断したかチェ
ックする。そして中断の場合、エラーとみなし、ステッ
プ８１３でエラー表示回路４５にエラー表示する。
リアのデ、−夕が読み出され、順次、ラッチ回路４２に
転送される。そして、ラッチ回路４２の内容とパターン
レジスタ４３の内容がコンパレータ祠で比較され、不一
致の場合に限ってエラー信号ＫＲが出力される。エラー
信号ＩＲが出力されると、−−一−−−７−−−−−−
頁 ＤＭＡコントローラ４１ ハＤＭＡモートヲ中断シ、ハ
ス１０の制御権をＣＰＵＩへ戻す。そしてステップ８１
２でＤＭＡ ＊ントローラ４１の内部状態を読込み、エ
ラー信号ＥＲによ！ｌ ＤＭＡモードが中断したかチェ
ックする。そして中断の場合、エラーとみなし、ステッ
プ８１３でエラー表示回路４５にエラー表示する。
エラー信号ＥＲが発生せずＪ）ＭＡモードが最終まで実
行された場合には、チェック用データを逆パターン（例
えば、１回目が１６進数で５５Ｂなら２回目はＡＡＨと
する）、再び前記のチェック動作を実行する。
行された場合には、チェック用データを逆パターン（例
えば、１回目が１６進数で５５Ｂなら２回目はＡＡＨと
する）、再び前記のチェック動作を実行する。
以上の説明から明らかな様に、本実施例によれば、従来
はＣＰＵＩが実行していたＲＡＭ３のチェック動作をＤ
ＭＡコントローラ４１を含むＲＡＭチェック回路４で行
ない、ＤＭＡモードによシチェック用データの転送速度
を大幅に早めることができるため、ＲＡＭ３のチェック
を短時間で行なうことが可能にカる・ 〔発明の効果〕 本発明によれば、マイクロプロセッサ搭載シス付［０口
１ｆｂｌ−１，５値ＯＪむ（にコノテム等（特にＲＡＭ
容量の大きなシステム）において、ＤＭＡモードでデー
タの転送を行いながらＲＡＭの良否を判定できるので、
ＲＡＭチェック時間を大幅に短縮でき、システムの電源
オンから実際に可動できるまでの時間を短縮できる効果
がある。
はＣＰＵＩが実行していたＲＡＭ３のチェック動作をＤ
ＭＡコントローラ４１を含むＲＡＭチェック回路４で行
ない、ＤＭＡモードによシチェック用データの転送速度
を大幅に早めることができるため、ＲＡＭ３のチェック
を短時間で行なうことが可能にカる・ 〔発明の効果〕 本発明によれば、マイクロプロセッサ搭載シス付［０口
１ｆｂｌ−１，５値ＯＪむ（にコノテム等（特にＲＡＭ
容量の大きなシステム）において、ＤＭＡモードでデー
タの転送を行いながらＲＡＭの良否を判定できるので、
ＲＡＭチェック時間を大幅に短縮でき、システムの電源
オンから実際に可動できるまでの時間を短縮できる効果
がある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図に示す実施例の動作を示すフローチャート、第３
図は従来のＲＡＭのチェック方法を示すフローチャート
である。 １・・・ＣＰＵ、２・・・ＲＯＭ、 ３・・・ＲＡＭ
、４−・・ＲＡＭチェック回路、４１・・・ＤＭＡコン
トローラ、４２・・・ラッチ回路、４３・・・パターン
レジスタ、躬…コンパレータ、４５・・・エラー表示回
路。 略 特許出願人 日立湘南電子株式会社 代理人弁理士 秋 本 正 実第１図 第２図
第１図に示す実施例の動作を示すフローチャート、第３
図は従来のＲＡＭのチェック方法を示すフローチャート
である。 １・・・ＣＰＵ、２・・・ＲＯＭ、 ３・・・ＲＡＭ
、４−・・ＲＡＭチェック回路、４１・・・ＤＭＡコン
トローラ、４２・・・ラッチ回路、４３・・・パターン
レジスタ、躬…コンパレータ、４５・・・エラー表示回
路。 略 特許出願人 日立湘南電子株式会社 代理人弁理士 秋 本 正 実第１図 第２図
Claims (1)
- ＲＡＭのチェック用データを格納する第１の手段と、Ｒ
ＡＭから読出されたデータを格納する第２の手段と、第
１の手段から読出されるチェック用データと第２の手段
から読出されるデータとを比較し、不一致のときエラー
信号を出力する第３の手段と、第１の手段に格納された
チェック用データをＤＭＡモードでＲＡＭに書込み、Ｒ
ＡＭに書込まれたチェック用データをＤＭＡモードで読
出して第２の手段に格納し、かつエラー信号を受けてＤ
ＭＡモードを中断し、ＲＡＭの異常を検出する第４の手
段とを備えていることを特徴とするＲＡＭチェック回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59255722A JPS61134856A (ja) | 1984-12-05 | 1984-12-05 | Ｒａｍチエツク回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59255722A JPS61134856A (ja) | 1984-12-05 | 1984-12-05 | Ｒａｍチエツク回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61134856A true JPS61134856A (ja) | 1986-06-21 |
Family
ID=17282734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59255722A Pending JPS61134856A (ja) | 1984-12-05 | 1984-12-05 | Ｒａｍチエツク回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61134856A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63213047A (ja) * | 1987-03-02 | 1988-09-05 | Matsushita Electric Ind Co Ltd | Ｒａｍチエツク方法 |
| JPH04271445A (ja) * | 1990-08-02 | 1992-09-28 | Internatl Business Mach Corp <Ibm> | メモリ・テスト装置 |
| JP2010155591A (ja) * | 2009-01-05 | 2010-07-15 | Nsk Ltd | 電動パワーステアリング装置 |
-
1984
- 1984-12-05 JP JP59255722A patent/JPS61134856A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63213047A (ja) * | 1987-03-02 | 1988-09-05 | Matsushita Electric Ind Co Ltd | Ｒａｍチエツク方法 |
| JPH04271445A (ja) * | 1990-08-02 | 1992-09-28 | Internatl Business Mach Corp <Ibm> | メモリ・テスト装置 |
| JP2010155591A (ja) * | 2009-01-05 | 2010-07-15 | Nsk Ltd | 電動パワーステアリング装置 |
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