JP2561469B2 - Ｄｒａｍアクセス制御回路 - Google Patents
Ｄｒａｍアクセス制御回路Info
- Publication number
- JP2561469B2 JP2561469B2 JP62138560A JP13856087A JP2561469B2 JP 2561469 B2 JP2561469 B2 JP 2561469B2 JP 62138560 A JP62138560 A JP 62138560A JP 13856087 A JP13856087 A JP 13856087A JP 2561469 B2 JP2561469 B2 JP 2561469B2
- Authority
- JP
- Japan
- Prior art keywords
- strobe signal
- address strobe
- signal
- dram
- ras
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、マイクロプロセッサMPUがDRAM（Dynamic R
andom Access Memory）にアクセスする際に起動するDRA
Mアクセス制御回路に関するものであり、マイクロプロ
セッサMPUにアドレス・エラーが発生した場合でもDRAM
の内容を保護できるように改善したものである。
andom Access Memory）にアクセスする際に起動するDRA
Mアクセス制御回路に関するものであり、マイクロプロ
セッサMPUにアドレス・エラーが発生した場合でもDRAM
の内容を保護できるように改善したものである。
＜従来の技術＞ 第４図にマイクロプロセッサMPUがDRAMにアクセスす
る際の一般的な構成をブロック図で表わす。１はマイク
ロプロセッサMPU、２はDRAM、３はDRAMアクセス制御回
路であり、これらはバスＢに接続される。DRAMアクセス
制御回路３はMPU1の指示により、DRAM2に対してロウ・
アドレス・ストローブ信号RAS、カラム・アドレス・ス
トローブ信号CAS、その他DRAM制御信号をDRAM2に送出し
て制御する。
る際の一般的な構成をブロック図で表わす。１はマイク
ロプロセッサMPU、２はDRAM、３はDRAMアクセス制御回
路であり、これらはバスＢに接続される。DRAMアクセス
制御回路３はMPU1の指示により、DRAM2に対してロウ・
アドレス・ストローブ信号RAS、カラム・アドレス・ス
トローブ信号CAS、その他DRAM制御信号をDRAM2に送出し
て制御する。
このようなDRAMアクセス回路の動作を第５図（ａ）の
タイムチャートに示す。
タイムチャートに示す。
第５図（ａ）はDRAMアクセス制御回路３が8MHzクロッ
クCL1で動作している例であり、書き込みサイクルを表
わす。
クCL1で動作している例であり、書き込みサイクルを表
わす。
ステートS1でMPU1から書き込みサイクル（R/W“L"）
が指定され、アドレス・ストローブ信号AS“L"、データ
・ストローブ信号UDS“L",LDS“L"が送出される。一
方、DRAMアクセス制御回路３は、ステートS4でDRAM2に
対してロウ・アドレス・ストローブ信号RAS“L"、カラ
ム・アドレス・ストローブ信号CAS“L"を送出する。
が指定され、アドレス・ストローブ信号AS“L"、データ
・ストローブ信号UDS“L",LDS“L"が送出される。一
方、DRAMアクセス制御回路３は、ステートS4でDRAM2に
対してロウ・アドレス・ストローブ信号RAS“L"、カラ
ム・アドレス・ストローブ信号CAS“L"を送出する。
このようにしてMPU1からのデータがDRAM2に書き込ま
れ、MPU1はDRAMアクセス制御回路３からのデータ・アク
ノリッジ信号DTACK“L"を２ステート待ち（ｗ）、ステ
ートS0から待ちステートｗを２ステート含んでステート
S7まで計10ステートで１サイクルを終了する。
れ、MPU1はDRAMアクセス制御回路３からのデータ・アク
ノリッジ信号DTACK“L"を２ステート待ち（ｗ）、ステ
ートS0から待ちステートｗを２ステート含んでステート
S7まで計10ステートで１サイクルを終了する。
DRAM2からの読み出しサイクルの場合も同様の手順を
経る。
経る。
＜発明が解決しようとする問題点＞ ここで、マイクロプロセッサMPUにおいて、システム
異常によりアドレス・エラーが発生した場合の動作を説
明する。
異常によりアドレス・エラーが発生した場合の動作を説
明する。
アドレス・エラーとは、MPUにおいてスタック・ポイ
ンタに奇数アドレスが設定される、または命令フェッチ
・アドレスが奇数となることであり、正常な動作が保証
できない場合である。
ンタに奇数アドレスが設定される、または命令フェッチ
・アドレスが奇数となることであり、正常な動作が保証
できない場合である。
第４図に示す回路において、アドレス・エラーが発生
した場合のアクセスを第５図（ｂ）のタイムチャートに
示す。
した場合のアクセスを第５図（ｂ）のタイムチャートに
示す。
アドレス・エラーが発生した場合、MPU1はその機能
上、DRAMアクセス制御回路３からのデータ・アクノリッ
ジ信号DTACKを検出することなく、８ステート経過する
とこのサイクルを終了する。
上、DRAMアクセス制御回路３からのデータ・アクノリッ
ジ信号DTACKを検出することなく、８ステート経過する
とこのサイクルを終了する。
このとき、DRAMアクセス制御回路３から送出されたロ
ウ・アドレス・ストローブ信号RAS“L"が３ステート、
カラム・アドレス・ストローブ信号CASが１ステートと
なり、これらの信号のパルス幅はDRAM2をアクセスする
のに不十分である。
ウ・アドレス・ストローブ信号RAS“L"が３ステート、
カラム・アドレス・ストローブ信号CASが１ステートと
なり、これらの信号のパルス幅はDRAM2をアクセスする
のに不十分である。
不十分な長さのパルス信号が与えられたDRAM2は、当
該アドレスにあるデータはもとより、このロウ・アドレ
スにあるデータ全体までもその内容が破壊されることが
ある。DRAM2の内容が破壊されると、以後の処理に支障
をきたす。
該アドレスにあるデータはもとより、このロウ・アドレ
スにあるデータ全体までもその内容が破壊されることが
ある。DRAM2の内容が破壊されると、以後の処理に支障
をきたす。
本発明は、アドレス・エラーが生じた場合でも、DRAM
に対するロウ・アドレス・ストローブ信号及びカラム・
アドレス・ストローブ信号のパルス幅を保証することを
課題とし、DRAMの内容が破壊されないようにすることを
目的とするものである。
に対するロウ・アドレス・ストローブ信号及びカラム・
アドレス・ストローブ信号のパルス幅を保証することを
課題とし、DRAMの内容が破壊されないようにすることを
目的とするものである。
＜問題を解決するための手段＞ 以上の問題を解決した本発明は、マイクロプロセッサ
よりアドレス・ストローブ信号AS及びデータ・ストロー
ブ信号DSが与えられてロウ・アドレス・ストローブ信号
RAS及びカラム・アドレス・ストローブ信号CASをDRAM側
に送出するDRAMアクセス制御回路において、前記ロウ・
アドレス・ストローブ信号RASを入力して前記DRAMのロ
ウ・アドレス・ストローブ信号RAS端子に必要なパルス
幅を有する補助RAS信号を内部で生成して前記ロウ・ア
ドレス・ストローブ信号RASとの和信号RASOUTを算出し
て前記ロウ・アドレス・ストローブ信号RAS端子へ送出
するとともに、前記カラム・アドレス・ストローブ信号
CASを入力して前記DRAMのカラム・アドレス・ストロー
ブ信号CAS端子に必要なパルス幅を有する補助CAS信号を
内部で生成して前記カラム・アドレス・ストローブ信号
CASとの和信号CASOUTを算出して前記カラム・アドレス
・ストローブ信号CAS端子へ送出する補助回路を設けた
ことを特徴とするDRAMアクセス制御回路である。
よりアドレス・ストローブ信号AS及びデータ・ストロー
ブ信号DSが与えられてロウ・アドレス・ストローブ信号
RAS及びカラム・アドレス・ストローブ信号CASをDRAM側
に送出するDRAMアクセス制御回路において、前記ロウ・
アドレス・ストローブ信号RASを入力して前記DRAMのロ
ウ・アドレス・ストローブ信号RAS端子に必要なパルス
幅を有する補助RAS信号を内部で生成して前記ロウ・ア
ドレス・ストローブ信号RASとの和信号RASOUTを算出し
て前記ロウ・アドレス・ストローブ信号RAS端子へ送出
するとともに、前記カラム・アドレス・ストローブ信号
CASを入力して前記DRAMのカラム・アドレス・ストロー
ブ信号CAS端子に必要なパルス幅を有する補助CAS信号を
内部で生成して前記カラム・アドレス・ストローブ信号
CASとの和信号CASOUTを算出して前記カラム・アドレス
・ストローブ信号CAS端子へ送出する補助回路を設けた
ことを特徴とするDRAMアクセス制御回路である。
＜作用＞ 本発明のDRAMアクセス制御回路は、アクセスを行なう
場合には、DRAMアクセス制御回路から送出されたロウ・
アドレス・ストローブ信号、カラム・アドレス・ストロ
ーブ信号のパルス幅を補助回路を介してDRAMに必要な最
小限の長さに引き伸ばしてDRAMに与えてアクセスするた
め、アドレス・エラーが発生した場合でもDRAMの１つの
ロウ・アドレスにある全体のデータが破壊されることは
ない。
場合には、DRAMアクセス制御回路から送出されたロウ・
アドレス・ストローブ信号、カラム・アドレス・ストロ
ーブ信号のパルス幅を補助回路を介してDRAMに必要な最
小限の長さに引き伸ばしてDRAMに与えてアクセスするた
め、アドレス・エラーが発生した場合でもDRAMの１つの
ロウ・アドレスにある全体のデータが破壊されることは
ない。
＜実施例＞ 第１図は本発明を実施したDRAMアクセス制御回路の例
を表わすブロック図である。
を表わすブロック図である。
本発明は、DRAMアクセス制御回路３とDRAM2の間に補
助回路４を設けたことを特徴とする。
助回路４を設けたことを特徴とする。
この補助回路４は、DRAM2アクセスの際、DRAMアクセ
ス制御回路３からロウ・アドレス・ストローブ信号RAS,
カラム・アドレス・ストローブ信号CASを入力し、この
２つの信号をDRAM2が必要とする最小限の長さに引き伸
ばしたパルス信号を生成するものである。
ス制御回路３からロウ・アドレス・ストローブ信号RAS,
カラム・アドレス・ストローブ信号CASを入力し、この
２つの信号をDRAM2が必要とする最小限の長さに引き伸
ばしたパルス信号を生成するものである。
更に詳しくは補助回路４は、16MHzクロックCL2で動作
し、DRAMアクセス制御回路３からロウ・アドレス・スト
ローブ信号RAS,カラム・アドレス・ストローブ信号CAS
を入力し、DRAM2が必要とする最小限の長さのパルス信
号、即ち補助RAS信号ARAS,補助CAS信号ACASを内部で生
成し、これらの信号とロウ・アドレス・ストローブ信号
RAS,カラム・アドレス・ストローブ信号CASよりオア回
路o1,o2を介して和信号RASOUT,CASOUTを作成する。
し、DRAMアクセス制御回路３からロウ・アドレス・スト
ローブ信号RAS,カラム・アドレス・ストローブ信号CAS
を入力し、DRAM2が必要とする最小限の長さのパルス信
号、即ち補助RAS信号ARAS,補助CAS信号ACASを内部で生
成し、これらの信号とロウ・アドレス・ストローブ信号
RAS,カラム・アドレス・ストローブ信号CASよりオア回
路o1,o2を介して和信号RASOUT,CASOUTを作成する。
第２図（ａ）は、通常の書き込みサイクルを表わし、
この場合補助回路４は、ロウ・アドレス・ストローブ信
号RASより補助RAS信号ARASを生成し、オア回路o1にてロ
ウ・アドレス・ストローブ信号RASとオア演算して和信
号RASOUTを生成してDRAM2へ与える。また、カラム・ア
ドレス・ストローブ信号CASより補助CAS信号ACASを生成
し、オア回路o2にてカラム・アドレス・ストローブ信号
CASとオア演算して和信号CASOUTを生成してDRAM2へ与え
る。
この場合補助回路４は、ロウ・アドレス・ストローブ信
号RASより補助RAS信号ARASを生成し、オア回路o1にてロ
ウ・アドレス・ストローブ信号RASとオア演算して和信
号RASOUTを生成してDRAM2へ与える。また、カラム・ア
ドレス・ストローブ信号CASより補助CAS信号ACASを生成
し、オア回路o2にてカラム・アドレス・ストローブ信号
CASとオア演算して和信号CASOUTを生成してDRAM2へ与え
る。
この書き込みサイクルの場合は従来の書き込み処理と
何ら代わるところはない。
何ら代わるところはない。
次に、アドレス・エラーが発生した場合は、第２図
（ｂ）に示すように、ロウ・アドレス・ストローブ信号
RAS、カラム・アドレス・ストローブ信号CASより、DRAM
2に必要なパルス幅を有する補助RAS信号ARAS（クロック
CL2で４クロック）、補助CAS信号ACAS（クロックCL2で
２クロック）が生成され、オア回路o1,o2より和信号RAS
OUT,CASOUTがDRAM2に与えられる。この場合、DRAM2のロ
ウ・アドレス・ストローブ信号RAS端子、カラム・アド
レス・ストローブ信号CAS端子に必要なパルス幅信号が
与えられるので、DRAM2には当該アドレスのデータが破
壊されることはあっても、同じロウ・アドレスにある他
のデータまで破壊されることはない。
（ｂ）に示すように、ロウ・アドレス・ストローブ信号
RAS、カラム・アドレス・ストローブ信号CASより、DRAM
2に必要なパルス幅を有する補助RAS信号ARAS（クロック
CL2で４クロック）、補助CAS信号ACAS（クロックCL2で
２クロック）が生成され、オア回路o1,o2より和信号RAS
OUT,CASOUTがDRAM2に与えられる。この場合、DRAM2のロ
ウ・アドレス・ストローブ信号RAS端子、カラム・アド
レス・ストローブ信号CAS端子に必要なパルス幅信号が
与えられるので、DRAM2には当該アドレスのデータが破
壊されることはあっても、同じロウ・アドレスにある他
のデータまで破壊されることはない。
さて、このような補助回路４を実際に構成した回路の
１例を第３図に表わす。
１例を第３図に表わす。
この回路は、ロウ・アドレス・ストローブ信号▲
▼，カラム・アドレス・ストローブ信号▲▼を
入力し、必要な時間幅信号として補助RAS信号ARAS、補
助CAS信号ACASを生成する。
▼，カラム・アドレス・ストローブ信号▲▼を
入力し、必要な時間幅信号として補助RAS信号ARAS、補
助CAS信号ACASを生成する。
ロウ・アドレス・ストローブ信号▲▼は、１段
目のフリップ・フロップ回路ff1及びオア回路o1に与え
られ、３段のフリップ・フロップ回路ff2,ff3,ff4で必
要な時間幅を得て補助RAS信号▲▼をフリップ
・フロップ回路ff1より生成する。そして補助RAS信号AR
ASと、ロウ・アドレス・ストローブ信号RASをオア回路o
1へ与え、これよりDRAM2へ与える信号▲▼
を得る。
目のフリップ・フロップ回路ff1及びオア回路o1に与え
られ、３段のフリップ・フロップ回路ff2,ff3,ff4で必
要な時間幅を得て補助RAS信号▲▼をフリップ
・フロップ回路ff1より生成する。そして補助RAS信号AR
ASと、ロウ・アドレス・ストローブ信号RASをオア回路o
1へ与え、これよりDRAM2へ与える信号▲▼
を得る。
一方、カラム・アドレス・ストローブ信号▲▼
についても同様に、１段目のフリップ・フロップ回路ff
5及びオア回路o2に与えられ、２個のフリップ・フロッ
プ回路ff6,ff7で必要な時間幅を得て補助CAS信号▲
▼をフリップ・フロップ回路ff5より生成する。そ
して、補助CAS信号ACASと、カラム・アドレス・ストロ
ーブ信号CASをオア回路o2へ与え、これよりDRAM2へ与え
る信号▲▼を得る。
についても同様に、１段目のフリップ・フロップ回路ff
5及びオア回路o2に与えられ、２個のフリップ・フロッ
プ回路ff6,ff7で必要な時間幅を得て補助CAS信号▲
▼をフリップ・フロップ回路ff5より生成する。そ
して、補助CAS信号ACASと、カラム・アドレス・ストロ
ーブ信号CASをオア回路o2へ与え、これよりDRAM2へ与え
る信号▲▼を得る。
尚、第３図に示す例は、フリップ・フロップ回路を直
列に接続して必要な時間幅を得る構成であるが、この他
にも、ロウ・アドレス・ストローブ信号RAS、カラム・
アドレス・ストローブ信号CASの時間幅を引き伸ばすよ
うな回路は、信号遅延手段、ゲート回路等の組み合わせ
で実現することができる。
列に接続して必要な時間幅を得る構成であるが、この他
にも、ロウ・アドレス・ストローブ信号RAS、カラム・
アドレス・ストローブ信号CASの時間幅を引き伸ばすよ
うな回路は、信号遅延手段、ゲート回路等の組み合わせ
で実現することができる。
＜発明の効果＞ 以上述べたように、本発明のRAMアクセス制御回路に
よれば、マイクロプロセッサMPUにアドレス・エラーが
発生した場合であっても、DRAMに対する最小限必要な時
間幅を持つロウ・アドレス・ストローブ信号、カラム・
アドレス・ストローブ信号を確保でき、DRAMの内容の破
壊を防止することができる。
よれば、マイクロプロセッサMPUにアドレス・エラーが
発生した場合であっても、DRAMに対する最小限必要な時
間幅を持つロウ・アドレス・ストローブ信号、カラム・
アドレス・ストローブ信号を確保でき、DRAMの内容の破
壊を防止することができる。
第１図は本発明を実施したDRAMアクセス制御回路の構成
を表わすブロック図、第２図は本発明回路の動作を表わ
すタイムチャート、第３図は本発明回路における補助回
路４を具体的に表わすブロック図、第４図は従来のDRAM
アクセス制御回路の構成を表わすブロック図、第５図は
従来の回路の動作を表わすタイムチャートである。 １……マイクロプロセッサCPU、 ２……DRAM、 ３……DRAMアクセス制御回路、 ４……補助回路、 Ｂ……バス、 o1,o2…オア回路、 ff1,ff2,ff3,ff4,ff5,ff6,ff7……フリップ・フロップ
回路。
を表わすブロック図、第２図は本発明回路の動作を表わ
すタイムチャート、第３図は本発明回路における補助回
路４を具体的に表わすブロック図、第４図は従来のDRAM
アクセス制御回路の構成を表わすブロック図、第５図は
従来の回路の動作を表わすタイムチャートである。 １……マイクロプロセッサCPU、 ２……DRAM、 ３……DRAMアクセス制御回路、 ４……補助回路、 Ｂ……バス、 o1,o2…オア回路、 ff1,ff2,ff3,ff4,ff5,ff6,ff7……フリップ・フロップ
回路。
Claims (1)
- 【請求項１】マイクロプロセッサよりアドレス・ストロ
ーブ信号AS及びデータ・ストローブ信号DSが与えられて
ロウ・アドレス・ストローブ信号RAS及びカラム・アド
レス・ストローブ信号CASをDRAM側に送出するDRAMアク
セス制御回路において、前記ロウ・アドレス・ストロー
ブ信号RASを入力して前記DRAMのロウ・アドレス・スト
ローブ信号RAS端子に必要なパルス幅を有する補助RAS信
号を内部で生成して前記ロウ・アドレス・ストローブ信
号RASとの和信号RASOUTを算出して前記ロウ・アドレス
・ストローブ信号RAS端子へ送出するとともに、前記カ
ラム・アドレス・ストローブ信号CASを入力して前記DRA
Mのカラム・アドレス・ストローブ信号CAS端子に必要な
パルス幅を有する補助CAS信号を内部で生成して前記カ
ラム・アドレス・ストローブ信号CASとの和信号CASOUT
を算出して前記カラム・アドレス・ストローブ信号CAS
端子へ送出する補助回路を設けたことを特徴とするDRAM
アクセス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62138560A JP2561469B2 (ja) | 1987-06-02 | 1987-06-02 | Ｄｒａｍアクセス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62138560A JP2561469B2 (ja) | 1987-06-02 | 1987-06-02 | Ｄｒａｍアクセス制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6486256A JPS6486256A (en) | 1989-03-30 |
| JP2561469B2 true JP2561469B2 (ja) | 1996-12-11 |
Family
ID=15224997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62138560A Expired - Lifetime JP2561469B2 (ja) | 1987-06-02 | 1987-06-02 | Ｄｒａｍアクセス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2561469B2 (ja) |
-
1987
- 1987-06-02 JP JP62138560A patent/JP2561469B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6486256A (en) | 1989-03-30 |
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