SU1735864A1

SU1735864A1 - Устройство обработки информации

Info

Publication number: SU1735864A1
Application number: SU884628999A
Authority: SU
Inventors: Марк Валентинович Тяпкин; Ольга Николаевна Сердюкова; Галина Владимировна Спирова; Галина Александровна Родина
Original assignee: Институт Точной Механики И Вычислительной Техники Им.С.А.Лебедева
Priority date: 1988-11-04
Filing date: 1988-11-04
Publication date: 1992-05-23

Abstract

Изобретение относитс к вычислительной технике и может быть использовано дл построени многопроцессорных и многомашинных вычислительных комплексов с возможностью считывани информации из оперативной пам ти других процессоров. Цель изобретени - расширение функциональных возможностей при создании многопроцессорных вычислительных комплексов и оптимизаци количества св зей в таких ком- плексах. Устройство содержит первый блок 1 мультиплексоров адреса, первый блок 2 мультиплексоров считывани мисла, регистр 3 адреса, второй блок 4 мультиплексоров адреса, второй блок 5 мультиплексоров считывани числа, регистр 6 числа, блок 7 (Л с оэ СЛ 00 с&amp; 4

Description

3173586

оперативной пам ти, процессор 8 и интерфейса, выходную шину 11 число- имеет выходную шину 9 адресного ин- вого интерфейса, входную шину 12 чис терфейса, входную шину 10 адресного левого интерфейса. 1 ил.

Изобретение относитс к вычислительной технике и может быть использовано дл построени многопроцессорных и многомашинных вычислительных комплексов с возможностью считывани информации из оперативной пам ти других процессоров.

Цель изобретени - расширение функциональных возможностей при создании многопроцессорных вычислительных комплексов.

На чертеже приведена схема предлагаемого устройства.

Устройство содержит первый блок 1 мультиплексоров адреса, первый блок 2 мультиплексоров считывани числа, регистр 3 адреса, второй блок k мультиплексоров адреса, второй блок 5 мультиплексоров считывани числа, регистр 6 числа, блок 7 оперативной пам ти и процессор 8 и имеет выходную S и входную 10 шины адресного интерфейса, выходную 11 и входную 12 шины числового интерфейса,

Устройство работает следующим образом . I

В i-м модуле вычислительной системы адрес оперативной пам ти (ОП) с выхода процессора поступает на вход мультиплексора 1, если адрес относитс к собственной ОП (при чтении или записи из/в ОП), или на вход мультиплексора , если адрес относитс к чтению из ОП другого модул . Адрес пам ти, принимаемый из (i-1)-ro модул , поступает с входной адресной шины на вход мультиплексора 1, если он относитс к ОП 1-го модул , или на вход мультиплексора Ь, если он относитс к РП (i-M)-ro модул . При одновременном поступлении адреса процессора и внешнего адреса с входной адресной шины предпочтени отдаетс внешнему адресу. С выхода мультиплексора 1 адрес выдаетс в ОП данного модул , с выхода мультиплексора Ц адрес выдаетс на выходной адресный регистр 3 и далее на выходну адресную шину в (1+1)-й модуль. При обращении процессора в собственную

- ОП по записи число с выходном шины записи процессора поступает на вход ОП,

Число, считанное из ОП данного модул , передаетс на вход мультиплексора 2, если оно относитс к процессору данного модул , или на вход мультиплексора 5, если оно относит- с к процессору другого модул . 1 ис- ло, принимаемое от (i+1)-ro модул ,

поступает с входной числовой шины на вход мультиплексора 2, если оно относитс к процессору данного модул , или на вход мультиплексора 5, если оно относитс к (1-1)-му модулю.

e При одновременном поступлении числа из ОП данного модул и внешнего числа с входной числовой шины модул предпочтение отдаетс числу из ОП данного модул . С выхода мультиплексора 2 число выдаетс в процессор данного модул , с выхода мультиплексора 5 число выдаетс на выходной регистр б числа и далее на выходную числовую шину а (1-1)-й модуль.

0

В любом модуле системы процесс передачи адресов и чисел аналогичен описанному дл 1-го модул .

Claims

Формула изобретени

0

5

Устройство обработки информации, содержащее процессор, первый блок мультиплексоров адреса, первый блок мультиплексоров считывани числа, - блок оперативной пам ти, причем первый вход первого блока мультиплексоров адреса соединен с адресной шиной процессора, выход первого блока мультиплексоров адреса подключен к адрес- п ной шине блока оперативной пам ти, который через шину считывани числа из оперативной гтам ти соединен с первым входом первого блока мультиплексоров считывани числа, выход которого подключен к шине считывани числа процессора, выход записи числа которого соединен с шиной записи числа блока оперативной пам ти, о т- личающеес тем, что, с

э 1

целью расширени функциональных возможностей при создании многопроцессорных вычислительных комплексов и оптимизации количества св зей в таких комплексах, в устройство введены второй блок мультиплексоров адреса, второй блок мультиплексоров считывани числа, регистр адреса, регистр числа, причем адресна шина процессора соединена с первым входом первого блока мультиплексоров адреса, выход которого подключен к входу первого регистра адреса, выход которого соединен с выходной шиной адресного интерфейса , входна шина адресного ин58646

терфейса подключена к вторым входам первого и второго блоков мульти- плексоров адреса, первый вход второ- го блока мультиплексоров считывани числа соединен с шиной считывани числа из оперативной пам ти, выход второго блока мультиплексоров считывани числа подключен к входу пер- JQ вого регистра числа, выход которого соединен с выходной шиной числового интерфейса, входна шина числового интерфейса соединена с вторыми входами первого и второго блоков мультиплексоров считывани числа.