SU1363238A1

SU1363238A1 - Устройство обработки информации

Info

Publication number: SU1363238A1
Application number: SU864111521A
Authority: SU
Inventors: Марк Львович Марьяновский; Михаил Аронович Генкин
Original assignee: Предприятие П/Я А-1680
Priority date: 1986-06-17
Filing date: 1986-06-17
Publication date: 1987-12-30

Abstract

Изобретение относитс к вычислительной технике и технике св зи и может быть использовано дл синхронизации и разуплотнени в каналах св зи, использующих временное уплотнение , в статистических мультиплексорах , в цифровых сет х передачи данных . Цель изобретени - повьшение производительности устройства обработки информации путем ввода и вывода последовательной информации в процессор через входы - выходы переноса без преобразований последовательного кода в параллельный. С этой целью в устройство, содержащее процессор 3, первый блок 1 оперативной пам ти, мультиплексор 10 входного переноса, блок 12 синхронизации и блок П микропрограммного управлени , введены два блока 8, 9 оперативной пам ти, два реверсивных счётчика 4, 5, два шинных формировател 6, 7 и мультиплексор данных 2. I ил. о (/ Танто8ые сигналы , но ffceM ip(/H/{. 3/iaM (/C/ 7/JfftJfC/77 Q CO a Ю 00 00

Description

Изобретение относитс к вычислительной технике и технике св зи и может быть использовано дл синхронизации и разуплотнени -в каналах св зи, использующих временное уплотнение, в статистических мультиплексорах, в цифровых сет х передачи данных и т.д.

Цель изобретени - повьшение про- ,изводительности устройства обработки /информации путем реализации последо- вательного ввода и вывода информации в процессор.

На чертеже приведена структурна схема предлагаемого устройства.

Устройство состоит из первого блока 1 оперативной пам ти, мультиплексора , 2 данных, процессора 3, первого 4 и второго 5 реверсивных счетчиков, шинных формирователей 6 и 7, второго блока 8 оперативной пам ти, третьего блока 9 оперативной пам ти, мультиплексора 10 входного переноса, блока 11 микропрограммного управлени и блока 12 синхронизации.

Устройство работает следующим образом .

Входной сигнал поступает на вход D блока 9. Каждый бит входного сигнала сопровождаетс импульсом тактовой синхронизации Т, поступающим на вход блока 11 и вызывающим преры-i вание основной программы и переход к программе записи бита в блок 9. Процессор 3 начинает обработку инфор- .мации после того, как в блоке 9 накопитс достаточное количество бшг. Информаци вводитс в процессор 3 через мультиплексор 10 по входу переноса . Одновременно эта же микрокоманда разрешает считывание бита из блока 9, инкремент (декремент) счетчика 5, в который предварительно заноситс из процессора 3 начальный адрес обрабатываемого массива. Обработанна информаци с выхода переноса процессора 3 переписываетс по мере надобности в блок 8. Адресаци блока 1 осуществл етс с выхода счетчика 4 под управлением процессора 3. Ввод информации из блока 8 дл дальнейшей обработки также осуществл етс через мультиплексор 10, одновременно разрешающий считывание бита из блока 8 и инкремент (декремент) счетчика 4. Блок 1 служит дл хранени констант, необходимых дл обработки информации, и используетс как резидентное ОЗУ процессора, если регистров общего

назначени процессора недостаточно дл обработки. Адресаци блока 1 осуществл етс с шины адреса, из процессора при использовании счетчика 5, подключенного к шине данных через шинный формирователь 7, и с блока 11. Данные в блок 1 занос тс с шины данных и из процессора 3 с использова0 нием в качестве регистра данных счетчика 4 через шинный формирователь 6. Данные в процессор 3 по ходу D занос тс через мультиплексор 2 с шины данных, с выходов блока 1 и счетчика

5 5 через шинный формирователь 7. В микрокоманде, кроме обычных полей, предусмотрены пол , управл ющие работой счетчиков 4 и 5 (инкремент, декремент , разрешение параллельной запиQ си числа). Б блоке 12 синхронизации формируютс тактовые сигналы дл работы всех функциональных узлов устройства .

Claims

5 Формула изобретени

Устройство обработки информации, содержащее процессор, первый блок оперативной пам ти, мультиплексор входного переноса, блок синхрониза0 ции и блок микропрограммного управлени , выходы которого подключены к управл ющим входам первого блока оперативной пам ти, процессора и мультиплексора входного переноса, первьШ

g и второй информационные входы кото- . роге подключены к входам логических нул и единицы устройства соответственно , отличающеес тем, что, с целью повьшзени производи0 тельности путем реализации последовательного ввода и вывода информации в процессор, в него введены два блока оперативной пам ти, два реверсивных счетчика, два шинных формировате5 л и мультиплексор данных, при этом выходы второго и третьего- блоков оперативной пам ти подключены к третьему и четвертому информационным , входам мультиплексора входного пере-

0 носа, выход которого подключен к входу переноса процессора, выход данных которого подключен к информационным входам первого и второго реверсивных счетчиков, выходы которых подключены

5 к информационным входам первого и второго шинных формирователей соответственно , выходы которых подключены к входам - выходам адреса и данных устройства, выходы первого и

второго реверсивных счетчиков подключены к адресным входам второго и третьего блоков оперативной пам ти соответственно, информационные входы которых подключены к выходу переноса процессора и к последовательному информационному входу устройства соответственно , информационный вход процессора подключен к выходу мультиплексора данных, информационные входы которого подключены к входам - выходам адреса и данных устройства и выходу первого блока оперативной пам ти,.информационный и адресный входы которого подключены к входам - выходам данных и адреса устройства, выходы блока микропрограммного управлени соединены с входами - выходами адреса устройства, вход запроса прерывани блока микропрограммного управлени вл етс входом тактовых сигналов устройства, управл юйще входы блока микрограммного управлени и выходы блока .синхронизации подключены к управл ющим и тактовым входам с

второго по третий блоков оперативной пам ти, мультиплексора данных, первого и второго реверсивных счетчиков и первого и второго шинных формирователей соответственно, тактовые входы первого блока оперативной пам ти, мультиплексора входного переноса и процессора подключены к соответствующим выходам блока синхронизации.