SU1411777A1 - Устройство дл выполнени быстрого преобразовани Фурье - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники и предназначено дл  спектрального анализа электрически сигналов, представленных в цифровой форме. Цель изобретени  - повышение быстродействи . Устройство содержит элемент И-ИЛИ 1, входной коммутатор 2, блок пам ти 3, выходной коммутатор 4,: арифметический блок 5, дешифратор адреса 6, дешифраторы чте-. ни  7,8, дешифратрры записи 9, 10, блок элементов ИЛИ 11,- блок коррекции 12, коммутатор адреса 13, блок элементов И 14, коммутатор адреса 15, элемент И 16, триггер режима 17, блоки элементов И-ИЛИ 18,19, регистры 20- 23, триггеры 24, 25, дешифратор адреса 26, элемент И-ИЛИ 27, счетчик операндов 28, счетчик итераций 29, дешифратор адреса 30, блок посто нной па- g м  ти 31. 5 ил . « М

Description

11411

Изобретение относитс  к вычислительной технике и предназначено дл  . спектрального анализа электрических сигналов, представленных в цифровой с форме.

Цель изобретени  - повышение быстродействи  устройства.

На фиг. 1 представлена функциональна  схема устройства; на фиг. 2 - менные диаграммы работы устройства, на фиг. 3 - временные диаграммы управлени  первым коммутатором адресаf на фиг. 4 - временные диаграммы управлени  вторым коммутатором адреса; J5 на фиг. 5 - схема блока коррекции.

Устройство содержит элемент И-ИЛИ 1, входной коммутатор 2, блок 3 пам ти , выходной коммутатор 4, арифме- |тический блок 5, дешифратор 6 адреса,20 |два дешифратора 7 и 8 чтени , два де- |шифратора записи 9 и 10, блок Л эле- |ментов ИЛИ, блок 12 коррек1щи, комму- татор 13 адреса, блок 14 элементов И, {коммутатор 15 адреса, элемент И 16, 25 {триггер 17 режима, блок элементов 18 |ИЧШИ, блок 19 элементов И-ИЛИ, ре-й гистры 20-23, триггеры 24 и 25, дешифратор 26 адреса, элемент И-ИЛИ 27, счетчик 28 операндов, счетчик 29зО

итераций, дешифратор 30 адреса, блок 31 посто нной пам ти. I Блок 12 (фиг. 4) содержит элемен- |гы И 32 и 33, элементы ИЛИ 34, 35, лементы И-НЕ 36-39, элемент НЕ 40, . триггера 41-43.

I В устройстве реализуетс  алгоритм ПФ с прореживанием по времени с Замещением, по отношению 2, с объемом выборки N, двоичной инверсией на Q Ьыходе.

Базова  операци  такого алгоритма , состоит в том, что входных числа А И В объедин ютс  дл  пол.учени  выход- tibix чисел X и У следующим образом: дд

X. А,-

f А;- B,W,,

(1)

де k «

- комплексные числа. Согласно примен емого алгоритма 1|ПФ вычислени  провод тс  за Р loggN итераций. На каждой итерации 1 ыполн ютс  N/2 базовых операций дли- 1 ельностью TBJ .

с

о J5

0 5 О

Q

д

0

5

7772

В соответствии с временной диаграммой (фиг. 3) в устройстве в каждом такте одновременно выполн ютс  следующие операции: обращение к двум модул м блока пам ти с чтением пары операндов А - и В;, выполнение базовой операции над операндами А и В , и запись результатов X и У, ° вьтолнени  базовой операции над операндами А,- и В,- в два других модул  блока пам ти.

Указанное совмещение работы блоков пам ти и арифметического блока сохран етс  на прот жении выполнени  всего алгоритма БПФ. При этом дл  достижени  максимального параллелизма работы блоков в предлагаемом устройстве вьтолнены следующие услови :

TSO - ТОВР ., ОЗУ

где ТОР - врем  обращени  к блоку

ОЗУ ОЗУ с чтением или записью, Tgp - врем  вьтопнени  базовой

операции БПФ.

Устройство работает следук цим образом .

В исходном состо нии триггер 17 режима сигналом через вход элемента ИЛИ устанавливаетс  в единичное состо ние (пр мой выход) и переводит устройство в режим ввода информации.

При этом входной массив через элемент И-ИЛИ 1, открытый по входу еди|ничным сигналом с пр мого выхода триггера 17 режима, поступает на информационный вход входного коммутатора 2. В последнем обеспечиваетс  распределение операндов по модул м блока 3 согласно сигналам управлени  с выхода дешифратора 9 записи.

Массив входной информации вводитс  синхронно по адресам записи, которые формируютс  последовательно на п-разр дном счетчике 28 операндов, где п loggN. Входные тактовые импульсы поступают на вход счетчика операндов с входа через первый вход элемента И-ИЛИ 27 и блок 12 коррекции (прохождение входных импульсов, через блок 12 коррекции не показано). С выхода счетчика 28 операндов п-раз- р дные адреса записи через блок 14 элементов И, открытьгй по входу -сигналом с пр мого выхода триггера 17 режима , и вход блока 11 элементов ИЛИ поступают на вход дешифратора 6 адреса . Последний управл етс  по входу

314

сигналами управлени  с выхода дешифратора 9 записи. Выбор номера модул  блока 3 пам ти, в который записываетс  операнд входной информации по соответствующему адресу записи, осуществл етс  в дешифраторе 9 записи, на вход которого подаютс  п-й и второй разр ды сформированного адреса запи-, си (п - старший разр д), При этом каждой двухразр дной комбинации указанных разр дов соответствует единичный сигнал на одном из его четьфех выходов, который обеспечивает прохождение на выбранный модуль операндов входной информации с входного коммутатора 2 и соответствующих им (п-2) - разр дные адреса записи с дешифратора 6 адреса. При этом код 00 опредеп ет первый модуль блока пам ти, 01 - второй , 10 - третий, 11 - четвертый.

По окоьтчании ввода информации через N тактовых импульсов единичный сигнал с выхода счетчика 28 операндов поступает на вход триггера 17 режима и переводит его в нулевое состо ние . При этом единичный сигнал с инверсного выхода триггера 17 режима переключает устройство в режим вычислени  алгоритма БПФ.

Работа устройства на этапе вычислени  БПФ осуществл етс  по тактовым импульсам, поступающим на вход счетчика 28 операндов с входа устройства через вход элемента 27 и через блок 12 коррекции.

В исходном состо нии счетчик 28 операндов находитс  в единичном положении , а счетчик 29 итераций в нулевом ,

На каждой итерации по тактовым импульсам выполн етс  N/2 базовых операций в соответствии С вьфажением (1).

После подсчета N/2 тактовых импуль- .сов на первой итерации счетчик 28 операндов устанавливаетс  в исходное состо ние, а в счетчик 29 итераций добавл етс  1. С приходом очередных тактовых импульсов аналогично осуществл етс  вычисление алгоритма БПФ на второй итерации. Аналогично производ тс  вычислени  на всех Р итераци х , С приходом последнего N/2 тактового импульса на Р-й итерации на выходе счетчика 29 итераций- вырабатываетс  сигнал, который переводит триггер 17 режима в единичное состо ние, т.е. переводит устройство в- режим ввода информации.

774

В соответствии с временной диаграммой , представленной на фиг. А (на каждой итера1шн), с приходом i-ro

тактового импульса формируютс  адреса чтени  операндов А и В. Адрес чтени  операнда Д ,- формируетс  на п- разр дном счетчике 28 операндов, адрес чтени  операнда В- формируетс 

одновременно в дешифраторе 26 адреса путем суммировани  по mod 2 адреса чтени  операнда А,- с закодированным номером соответствующей итерации . Сформированна  пара адресов

чтени  операндов Л; и В,- поступает одновременно на входы коммутатора 13 адреса и на соответствующие входы регистров 21 и 23.

Управление коммутатором 13 адреса

обеспечиваетс  блоком 18 элементов И-ИЛИ по временным диаграммам, представленным на фиг, 4. С выхода коммутатора 13 адреса п-разр дные адреса чтени  операндов А ,- и В,- монтажным

способом распредел ютс  следующим образом: п-й и второй разр ды сформированных адресов чтени  поступают соответственно на входы дешифраторов 7 и 8, -Сформированные таким образом

двухразр дные коды определ ют номера модулей блока 3 пам ти, из которых одновременно производитс  считывание операндов-Aj ч В,-. При этом код 00 определ ет первьп модуль, код 01 - второй модуль, 10 - третий модуль, 11 - четвертый модуль. На дешифратор 6 адреса соответственно поступают оставшиес  {п-2)-разр дные коды адресов чтени  операндов А , и В- в следуюЩем виде:

п-1, п-2, n-3,,.,,3,1j

где (п-1) - старший разр д. Сигналы управлени  одновременно с выходов дешифраторов 7 и 8 поступают на входы дешифратора 6 адреса и на управл юш 1е входы выходного коммутатора 4, тем самым обеспечиваетс 

(Считывание информации операндов А; и

В{ из выбранных модулей блока 3 пам ти

и подача их на входы арифметического блока 5,

Одновременно со считыванием one- рандов А ; и В- из блока 3 пам ти на вход арифметического блока 5 из блока посто нной пам ти по адресу, .сформированному на дешифраторе 30 адреса

5

по i-му raKTOBONry импульсу, считываетс  кодовое значеьше соответствующего коэффициента Wj .

С приходом (i+1)-ro тактового им- пульса в арифметическом блоке 5 выполн етс  базова  операци  над операндами А j- и В{ и осуществл етс  запись адресов чтени  этих операндов соответственно в регистры 21 и 23.

С приходом (i+2)-ro тактового импульса результаты выполнени  базовой

ь«#

операции X - и У,- (над операндами А и В|) фиксируютс  в выкодных регистрах арифметического блока 5 и посту- пают на входы входного к оммутатора 2 дл  записи в модули блока 3 пам ти. По этому не импульсу адреса из регистров 21 и 23 переписьшаютс  срот ветственно в регистры 20 и 22 и пос- тупают на входы коммутатора 15 адреса , на выходе которого формируютс  адреса записи результатов X , и У. .

Управление коммутатором 15 адреса обеспечиваетс  сигналами с блока 19 элементов , задержан1й1ми на два такта на триггерах 25 к 24, в соотвествии с временными диаграммами.

На выходе коммутатора 15 адреса сформированна  пара адресов записи представл етс  следующим образом: |п-й и второй разр ды каждого адреса |поступают соответственно на дешифра- |ТОры 9 и ю.

г Сформированные двухразр дные коды определ ют номера модулей блока 3 йам тИд в которые обеспечиваетс  за- 1пись результатов К; и У« .

При ЭТОМ код 00 определ ет первый модуль, 01 - второй модуль, 10 - третий модуль, 11 - четвертый модуль, На входы дешифратора 6 адреса остав- 1шиес  ()-разр дные адреса записи результатов k,- и У,- поступакгг в следующем виде:

п-1, п-2, п-35,..53,1.

где (п-1) - старший разр д.

Сигналы управлени  с выходов дешифраторов 9 и 10 одновременно и соответственно поступают на входы де- (пифратора 6 адреса, а также на уп- равл ющие входы входного коммутатора 2, что обеспечивает запись результа- гов X и У,- в выбранные модули записи блока 3 пам ти по адресам, посту

ю

15 20

25 30

35

40

45

0

g

777 .6

пающим С ) выходов дешифратора 6 адреса . На этом цикл выполнени  базовой операции онад операндами А ; и В- заканчиваетс . I

Совмещение аналогичных циклов вы полнени  базовой операции на прот жении вьиислени  всего алгоритма БПФ согласно временным диаграммам, представленным на фиг. 2, обеспечивает полное совмещение работы арифметического блока 5 и блока 3 пам ти. При этом в каждом такте работы устройства одновременно со считыванием операндов А; и В- осуществл етс  вьшолнение базовой операции БПФ над операндами А,, и В;, , а также производитс  .запись результатов Х и У,-. выполнени  базовой операции над операндами А ,, и

t-i

Claims (1)

1. Формула изобретени 

   Устройство дл  выполнени  быстрого - преобразовани  Фурье, содержащее блок пам ти, арифметический блок, блок посто нной пам ти, первьй дешифратор адреса , счетчик операндов и счетчик итераций, счетный вход которого подключен к выходу переноса счетчика операндов, информационный выход счетчика итераций подключен к первому входу первого дешифратора адреса, выход которого подключен к адресному входу блока посто нной пам ти, выход которого подключен к входу задани  коэффициента -арифметического блока, отличаю ще.ес  тем, что, с целью повьшени  быстродействи , в не- го введены первый и второй дешифраторы чтени , первый и второй дешифраторы записи, второй и третий дешифраторы адреса, первый и второй коммутаторы адреса, блок коррекции,, блок элементов ИЛИ, блок элементов И, первый и аторой блоки элементов И-ИЛИ, элемент И, первый, второй элементы И- ИЛИ, входной коммутатор, выходной коммутатор , триггер режима, первый, второй , третий и четвертый регистры, первый и второй триггеры, причем выход первого элемента ИЧ1ЛИ подключен к первому информационному входу входного коммутатора, выход которого подключен к информационному входу блока пам ти, выход которого подключен к информационному входу выходного коммутатора , первый и второй выходы которого подключены к входам соответственно первого и второго операндов арифметического блока, первый и второй выходы результата которого подключены соответственно к второму информационному входу входного коммута- татора и первому входу первого элемента И-ИЛИ, второй вход которого  вк MeTBepTONry входу второго дешифрато ра адреса и первому управл ющему вхо ду входного кoм fyтaтopa, второй управл ющий вход которого соединен с п тым входом второго дещифратора адр са и подключен к выходу второго дешифратора записи, вход которого подключен к второму выходу второго комл етс  информационным входом устройст- д мутатора адреса, третий и четвертый

   ва, входом задани  режима которого  вл етс  первый вход э.лемента И, выход которого подключен к первому установочному входу триггера режима, пр мой выход которого подключен к

   третьему входу первого элемента И-ИЛИ и первому входу второго элемента И- ИЛИ, выход которого подключен к первому входу блока коррекции, первьй выход которого подключен к первому информационному входу первого коммутатора адреса, первьй выход которого подключен к входу первого дешифратора чтени , выход которого подключен к первому управл ющему входу выходно- го коммутатора и первому входу второго дешифратора адреса, второй вход которого соединен с вторым управл ющим входом вькодного коммутатора и подключен к вькоду второго дешифра- тора чтени , вход которого подключен к второму выходу первого коммутатора адреса, третий выход которого подключен к третьему входу второго дещифратора адреса, первый, второй и третий выходы которого подключены соответственно к адресному входу, входу записи и входу считывани  блока пам ти, инверсньй выход триггера режима подключен к четвертому входу : :. первого элемента И-ИЛИ и второму входу второго элемента И-ИЛИ, третий и четвертый входы которого  вл ютс  соответственно первым и вторым такто

   к MeTBepTONry входу второго дешифратора адреса и первому управл ющему входу входного кoм fyтaтopa, второй управл ющий вход которого соединен с п тым входом второго дещифратора адреса и подключен к выходу второго дешифратора записи, вход которого подключен к второму выходу второго ком

   5 О С

   5

   выходы которого подключены соответственно к первому входу блока элементов ИЛИ и шестому входу второго дешифратора адреса, седьмой вход которого подключен к выходу блока элементов ИЛИ, второй вход которого подключен к выходу блока элементов И, второй вход которого подключен к инверсноъгу выходу триггера режима, информащюн- ный выход счетчика итераций подключен к второму входу третьего дешифратора адреса, первьй выход которого подключен к третьему входу блока коррекции, третий, выход которого подключен к второму входу первого дешифратора адреса и счетному входу счетчика операндов , выход старшего разр да которого подключен к второму установочному входу триггера режима, второй выход третьего дешифратора адреса подключен к третьему информационному входу первого коммутатора адреса и информационному входу второго регистра, выход которого подключен к информационном входу третьего регистра, выход кото- .рого подключен к второму информационному входу второго коммутатора адреса, третий информационный вход которого подключен к выходу четвертого регистра , информационный вход которого подключен к выходу первого регистра, третий выход третьего дешифратора адреса подключен к третьему входу первого дешифратора адреса и вторым входам перво

   выми входами устройства, информацион- 45 о и второго блоков элементов Й-ИЛИ, ный выход счетчика операндов подключен к первым входам первого и второго блоков элементов И-ИЛИ первому входу блока элементов И, информационному входу первого регистра, первому QQ входу третьего дешифратора адреса, второму информационному входу первого коммутатора адреса и второму вхо-

   выходы которых подключены соответстг венно к управл ющему входу первого коммутатора адреса и тактовому входу первого триггера, выход которого подключен к тактовому входу второго триг -гера, пр мой и инверсный выходы которого подключены соответственно к первому и второму управл ющим входам вто рого коммутатора адреса, выход перевыходы которых подключены соответстг венно к управл ющему входу первого коммутатора адреса и тактовому входу первого триггера, выход которого подключен к тактовому входу второго триг -гера, пр мой и инверсный выходы которого подключены соответственно к первому и второму управл ющим входам вто рого коммутатора адреса, выход переду блока коррекции, второй выход которого подключен к первому информа- gg носа счетчика итераций подключен к ционному входу второго коммутатора второму входу элемента И, причем блок адреса, первый выход которого подклю- коррекции содержит два элемента ИЛИ, чен к первому входу первого дешифратора записи, выход которого подключен

   .два элемента И, четыре элемента И-НЕ, элемент НЕ, три триггера, при этом

   о и второго блоков элементов Й-ИЛИ,

   выходы которых подключены соответстг венно к управл ющему входу первого коммутатора адреса и тактовому входу первого триггера, выход которого подключен к тактовому входу второго триг- -гера, пр мой и инверсный выходы которого подключены соответственно к первому и второму управл ющим входам второго коммутатора адреса, выход переноса счетчика итераций подключен к второму входу элемента И, причем блок коррекции содержит два элемента ИЛИ,

   носа счетчика итераций подключен к второму входу элемента И, причем блок коррекции содержит два элемента ИЛИ,

   .два элемента И, четыре элемента И-НЕ, элемент НЕ, три триггера, при этом

   91411777

   выход первого элемента ИЛИ подключен к первому входу первого элемента И-НЕ, выход которого подключен к входу элета ин Dмента НЕ, выход которогЬ  вл етс  ход которого подключен к второму вховым выходом блока коррекции, выход

   первого элемента И подключен к первому входу второго элемента И-НЕ, выход ко торого подключен к первому входу втоду четвертого элемента И-НЕ, выход которого подключен к второму входу второго элемента ИЛИ, второй вход второ го элемента И-НЕ подклктчен к выходу .10 второго элемента И, первый вход которого соединен с вторым входом третьего элемента И-НЕ и  вл етс  первым входом блока коррекции, вторым входом которого  вл ютс  соединенные между

   рого элемента ИЛИ, выход которого под I

   ключей к тактовому входу первого триггера , инверсный выход которого подключен к информационному входу первого триггера и первому входу третьего эле мента И-НЕ, выход которого  вл етс  ВТОРЫМ выходом блока коррекщи и под .1

   I

   ключен к тактовому входу второго триггера , инверсный выход которого подключен к D-входу второго триггера, первому входу четвертого элемента И-НЕ и

   И

   10

   тактовому входу третьего триггера, инверсный выход которого подключен к Dвходу третьего триггера, пр мой вы

   ду четвертого элемента И-НЕ, выход которого подключен к второму входу второго элемента ИЛИ, второй вход второ го элемента И-НЕ подклктчен к выходу второго элемента И, первый вход которого соединен с вторым входом третьего элемента И-НЕ и  вл етс  первым входом блока коррекции, вторым входом которого  вл ютс  соединенные между

   собой вторые входы второго элемента И и первого элемента И-НЕ, соответствующие входы первых элементов ИЛИ и И соединены между собой и  вл ютс  третьим входом блока коррекции, третьим выходом которого  вл етс  пр мой выход первого триггера.

   и

   mjM «ш  те ом ММ

   Ll IL lllItI КП |.г2;.. J

   - - Ш Ji i J

   йиг.2

   tijijmjiruinjmjijiJUTj ..

   Фие,3

   p-JumBp,

   Фи&

   r