SU736105A1 - Устройство дл сопр жени основной пам ти с процессором - Google Patents

Description

1

Изобретение относитс  к цифровым вычислительным устройствам, а именно к устройствам управлени  основной пам тью , используемым в составе процессара .

Известны устройства , вход5пцие в состав блока пам ти и предназначенн1г1е дл  сопр жений основной пам ти с процессором и коррекции считанной из пам ти информации, содержащие элемент пам -. ти, регистр информации, элемент ИЛИ дл  формировани  слова записи, формирователь кода коррекции записываемой инфс мации , дешифратор синдрома, узел коррекции Г.,5

Недостаток этих устройств заключаетс  в значительном объеме оборудовани , необходимого дл  коррекции данных при больших объемах пам ти и линейно возрастающего с ростом числа блоков пам - 20 ти.

Наиболее близким к данному по сущности технического решени   вл етс  Устройство дл  сопр жени  основной пам ти с процессором, содержащее по чис- пу групп блоков пам ти регистры адреса , информационные регистры и вькодные регистры, узел коррекции,- формирователь корректирущего кода и группу элементов И-ИЛИ, соответственно соединенных входами с группой вькодов узла коррекции и первой группой информационньк выходов устройства, перва  группа информационньк входов и группа адресных входов которого подключены соответственно ко входам информационнък регистров и входам регистров адреса, выходы которых  вл ютс  адресными выходами устройства , втора  группа информационньк входов устройства соединена с первыми информационными входами соответствующих выходнък регистров, выходы элементов И-ИЛИ группы соединены с соответствующими входами формировател  корректирующего кода |2.

Недостаток указанного устройства заключаетс  в большом количестве оборудовани , поскольку оно требует дл  каж дого двойного слова, счит1,1ваемого из разньк блоков пам ти, отдельного корректора , элементов И-ИЛИ, формирователей корректирующего кода. Этот недостаток особенно про вл етс  при увеличении количества одновременно работающих блоков пам ти. Цель изобретени  - сок)ащение аппаратурных затрат. Поставленна  цель достигаетс  тем, что в устройство введены узел выборки группы блоков пам ти, два элемента ИЛИ и узлы синхронизации по числу групп блоков пам ти, причем выходы информационных регистров подключены к соответствующим входам первого элемен та ИЛИ, выход которого соединен с первым входом группы элементов И-ИЛИ, второй и третий информационные входы выходиьк регистров, первые выходы которых соединены с соответствующими вы ходами второй группы информационных выходов устройства, подключены соответ ственно к выходам группы элементОВ И-ИЛИ и вьосодам формировател  корректирующего кода, вторые выходы вькодны регистров соединены с соответствующими входами второго элемента ИЛИ, подключенного выходом ко входу узла коррекции , входы каждого узла синхронизации  вл ютс  соответствующими управл ющими входами устройства, первьй, второй и третий выходы каждого узла синхронизации подключены к соответствующим управл ющим входам одноименного вьрсодного регистра, третий и четвертьй выходы каждого узла синхронизации соединены соответственно с управл ющим входом одноименного информационного регистра и соответствующим управл ющим входом узла выборки блока пам ти, входы которого подключены к вькодам соответствующих регистров адреса, а вы ход  вл етс  управл ющим выходом устройства . На чертеже изображена блок-схема устройства. Устройство содержит регистры 1 адреса, информационные регистры 2, узлы 3 синхронизации логических блоков пам ти, первый элемент ИЛИ 4, выходные регистры 5, второй элемент ИЛИ 6 узел 7 коррекции-, группу 8 элементов И-ИЛИ,- формирователь 9 корректир;;,тоще го кода записываемой информации, групп адресных входов 10, первую группу инфо мацнонных входов 11, адресные вьрсоды 12, управл юишй выход 13, управл5теэщи входы 11, выходы 15 узлов синхронизации , вторую группу информационных входов 16, вторую группу информационных выходов 17, первую группу информационных выходов 18, узел 19 вьсборки блока пам ти. Узел 3 включает элемент ИЛИ 20, триггеры 21 - 26, элемент И 27. Данное устройство предназначено дл  сопр жени  процессора с оперативной пам тью , котора  может включать до 16 независимых блоков пам ти, разделенных на четьфе группы блоков пам ти (логические блоки пам ти). Под логическим блоком понимаетс  определенный комплект блоков пам ти (в данном случае до четьфех), объединенных общими адресными и информационными шинами. Адресные и информационные регистры этих логических блоков наход тс  в устройстве сопр жени . В принципе данное устройство сопр жени  выполнено в виде четьфех симметричных схем, имеющих общие элементы коррекции, выдачи информации в процессор, формировани  двойного слова записи в пам ть, формировани  корректирующего кода. Оперативна  пам ть функционирует таким образом, что независимо от режима Запись или Чтение сначала происходит считьшание информации из пам ти , прием в устройство сопр жени , анализ и коррекци  прин той из пам ти информации, а затем либо запись новой информации в реж.име Запись, либо регенераци  считанной из пам ти информации в режиме Чтение. Устройство работает следующим образом . Все операции, св занные с обслуживанием запросов к пам ти, начинаютс  с последовательного приема от одного да четьфех запросных слов из блока управлени  пам тью. На регистры 1 принимаютс  адреса пам ти, на регистры 2 записываема  информаци  и маркеры ( в режиме Запись). Одновременно с приемйм запросного слова узел 19 формирует сигнал Чтение дл  соответствующего логического блока пам ти и передаетс  в пам ть по управл ющему выходу 13. Адрес  чейки пам ти по адресным выходам 12 поступает в пам ть и сохран етс  на вькодах до конца цик- ла пам ти. После окончани  цикла чтени  пам ть посылает в устройство сопр жени  сигнал готовности информации по управл ющим входам 14 и считанную информацию по второй группе информационных входов 16. В режиме Запись считанна  информаци  игнорируетс , а с соответствующего регистра 2 через первый элемент ИЛИ 4 записьшаема  информаци  поступает на группу 8 элементов И-ИЛИ, и с выхода которой - на формирователь 9 и выходные регистры 5. Формирователь 9 из 64-разр дной информации по коду Хэмминга формирует 8 разр дов корректирующего кода, который вместе с информацией записываетс  в выходной регис 5, соответствующий запущенному блоку. С этого регистра сформированное двойное слово (72 разр да) передаетс  на вторую группу информационных выходов в блок па м ти и сохран етс  на шинах до конца цик ла пам ти. Одновременно с информацией в блок пам ти передаетс  сигнал Запис по управл ющему выходу 13. В режиме Чтение информаци  из пам ти поступает на выхогшой регистр 5и содержит 64 информационных разр да и 8 разр дов корректирующего кода . Информаци  с выхода этого регистра поступает через второй элемент ИЛИ 6на вход узла 7 коррекции. В узле 7 прин та  информаци  анализируетс  и, если обнаруживаетс  одиночна  ошибка, корректируетс . Если ошибки нет, то информаци  проходит через узел 7 без изменени  на первую группу информационных выходов 18 и поступает в процессор . Двойные и некоторые многократные ошибки обнаруживаютс , но не корректируютс . В режиме Чтение на выход группы 8 проходит считанна  из пам ти информаци  с узла 7. Также как в режиме Запись формирователь 9 вырабатывает код коррекции, которьш вместе с информацией записьшаетс  в один из выходных регистров 5. Информаци  на второй группе информационных выходов сохран етс  до конца цикла пам ти. В режиме записи отдельньрс байтов информации считьюание и контроль инфор мации аналогичны операции Чтение. Отдельные байты, которые должны быть согласно маркерам записаны в пам ть, принимаютс  группой 8 элементов И-ИЛ с информационного регистра, а остальные байты двойного слова принимаютс  группой 8 из узла 7 коррекции. Собранное таким образом 72-разр дное слово с вновь сформированным байтом корректирующего кода через соответствующий ВЫХОДНОЙ регистр передаетс  в блок пам ти . Управление приемом в регистры и выдачей с регистров осуществл ет блок управлени  запросами, показанный на чертеже пунктиром. На входы поступают сигналы готовности информации из пам ти по управл ющим входам 14, соответствующим логическим блокам пам ти. Поскольку в каждый момент времени может работать только один из блоков пам ти в каждом логическом блоке, то на каждый узел приходит только один сигнал готовности. С помощью элемента ИЛИ 20 и цепочки последовательно соединенных триггеров 21 - 26, а также элемента И 27 формируетс  сери  управл ющих сигналов. Выход элемента И 27 (выход 15-1) стробирует прием информации из пам ти на выходной регистр 5, выход триггера 24 (вькод 15-2) стробирует вькод вькодного регистра 5 на элемент ИЛИ 6, выход триггера 26 (выход 15-3) стробирует вькод информационного регистра 2 на элемент ИЛИ 4, а также прием записываемой информации . на выходной регистр 5 дл  передачи в пам ть, выход триггера 23 формирует сигнал Запись в блоки пам ти. Все блоки оперативной пам ти должны иметь одинаковые параметры, т. е. врем  чтени  и врем  записи у них должно быть одинаковым. Поэтому при последовательном обращении к логическим блокам пам ти (на каждом следующем такте синхронизации процессора запускаетс  следующий блок) сигналы готовности информации по управл ющим входим 14 из пам ти приход т в той же последовательности и с теми же промежутками времени между ними (равные одному такту синхронизации ) , как и при запуске, что позвол ет проводить последовательную выдачу с выходных регистров 5, последовательный анализ считанной информации в узел 7, последовательное формирование 72-разр дног:о слова дл  записи в пам ть с новым кодом коррекции на одном и том же оборудовании. Режим одновременной работы блоков пам ти, описанный вьпде, к назьшаемьгй режимом работы пам ти с расслоением,  вл етс  дл  современных ЭВМ основным; Устройство реализует работу оперативной пам ти в режиме расслоени  с коррекцией считанной из пам ти информации при использовании одного корректора, одной группы элементов И-ИЛИ и одного формировател  корректирующего кода, т. е. с меньшим объемом оборудовани  по сравненшо с известным. Формула и 30 бретени  Устройство дл  сопр жени  основной пам ти с процессором, содержащее по числу групп блоков пам ти регистры адре са информационные регистры и выходные регистры, узел коррел ции, формиро15а тель корректирующего кода и группу эле ментов И-ИЛИ, соответственно соединен ных входами с группой вькодов узла кор рекции и первой группой информационных выходов устройства, перва  группа информационных входов и группа адресных входов которого подключены соответственно ко входам информадионньрс регистров и входам регистров адреса, выходы которых  вл ютс  адресными выходами устройства, втора  группа информационных входов устройства соединена с первыми информационными входами соответствующих вьрсодных регистров, выходы группы элементов И-ИЛИ соединены с соответствующими входами формировател  корректирующего кода, отличающеес  тем, что, с целью сок ращени  аппаратурных затрат, в устройство введены узел выборки группы блоков пам ти, два элемента ИЛИ и узлы синхронизации по числу групп блоков па м ти, причем выходы информационных регистров подключены-к соответствующи входам первого элемента ИЛИ, выход к 5 торого соединен с первым входом группы элементов И-ИЛИ, второй и третий информационные входы выходных регистров, первые выходы которых соединены с соответствующими выходами второй группы инфсрмаднонных выходов устройства, подключены соответственно к выходам элементов И-ИЛИ группы и вькодам формировател  кс эректкрующего кода, вторые выходы выходных регистров соединены с соответствующими входами второго элемента ИЛИ, подключенного выходом ко входу узла коррекции, входы каждого узла синхронизации  вл ютс  соответствующими управл ющими входами устройства , первьй, второй и третий выходы каждого узла синхронизации подключены к соответствующим управл ющим входам одноименного выходного регистра, третий и четвертый выходы каждого узла синхронизации соединены соответственно с управл ющим входом одноименного информационного регистра и соответствующим управл ющим входом узла выборки блока пам ти, входы которого подключены к выходам соответствующих регистров адреса , а выход  вл етс  управл ющим выходом устройства. Источники информации, прин тые во внимание при экспертизе 1. Патент США № 3814921, кл. 340-172.5, 1972, 2.:)BNv Wvainietiatice Libtxin 5422-б8бОчэ S stem/1970 NVodeE 155 Ttieo - oi Opev-otion tAannat p4-1,diaio-rc3tm -1ОО ,97О

Claims (1)

1. Формула и зо бретения

   Устройство для сопряжения основной памяти с процессором, содержащее по числу групп блоков памяти регистры адреса информационные регистры и выходные регистры, узел корреляции, формирователь корректирующего кода и группу элементов И-ИЛИ, соответственно соединенных входами с группой выходов узла коррекции и первой группой информационных выходов устройства, первая группа информационных входов и группа адресных входов которого подключены соответственно ко входам информационных регистров и входам регистров адреса, выходы которых являются адресными выходами устройства, вторая группа информационных входов устройства соединена с первыми информационными входами соответствующих выходных регистров, выходы 25 группы элементов И—ИЛИ соединены с соответствующими входами формирователя корректирующего кода, отличающееся тем, что, с целью сокращения аппаратурных затрат, в устрой- з₀ ство введены узел выборки группы блоков памяти, два элемента ИЛИ и узлы синхронизации по числу групп блоков памяти, причем выходы информационных регистров подключены^ соответствующим входам первого элемента ИЛИ, выход которого соединен с первым входом группы элементов И—ИЛИ, второй и третий информационные входы выходных регистров, первые выходы которых соединены с соответствующими выходами второй группы информационных выходов устройства, подключены соответственно к выходам элементов И-ИЛИ группы и выходам формирователя корректирующего кода, вторые 10 выходы выходных регистров соединены с соответствующими входами второго элемента ИЛИ, подключенного выходом ко входу узла коррекции, входы каждого узла синхронизации являются соответст15 вующими управляющими входами устройства, первый, второй и третий выходы каждого узла синхронизации подключены к соответствующим управляющим входам одноименного выходного регистра, тре20 тий и четвертый выходы каждого узла . синхронизации соединены соответственно с управляющим входом одноименного информационного регистра и соответствующим управляющим входом узла выборки блока памяти, входы которого подключены к выходам соответствующих регистров адреса, а выход является управляющим выходом устройства.