SU585496A1

SU585496A1 - Система дл управлени ассоциативным запоминающим устройством

Info

Publication number: SU585496A1
Application number: SU752141403A
Authority: SU
Inventors: Людмила Ивановна Островская; Владимир Павлович Кошелев; Ольга Петровна Абрамова
Original assignee: Предприятие П/Я Г-4677
Priority date: 1975-06-05
Filing date: 1975-06-05
Publication date: 1977-12-25

Description

блока ассоциативных регистров, первый , второй и третий входы устройства определени свободной строки подключены соответственно к шестому и седьмому выходам блока управлени и ко второму выходу блока сравнени гшресов, выход соединен с первым входом устройства определени соответстви свободной строки, второй и третий входы которого соединены с восьюм и дев тым выходами блока управлени , выход подключен к четвертоkiy вхсшу блока управлени .

Введение устройства определени свободной строки дает сокращение количества обращени в основное запоминающее устройство/ так как использует следующий метод определени свободной строки.

Каждой строке буферного запоминающего блока соответствует признак О или 1 . В исходном состо нии признаки всех строк имеют значение О.

При обращении к одной из строк соответствуюций признак принимает значение 1 . Наименьшим приоритетом обладает (т.е. поолежит выводу} строка, с наименьшим номером, имеющим нулевой признак.

При совп щении нулевых признаков всех строк буферного запоминани блока производитс инвертирование.

Введение устройства определени соответстви свободной строки позвол ет сократить количество обргицений в основное зaпo a нaкlaee устройство за счет осуществлени записи из процессора в буферный запоминающий блок без одновременной записи в основное запоминающее устройство и переписи измененной части строки из буферного запоминающего блока в основное запоминающее устройство только при выводе данной из буферного запомиигиощего блока.

Иа чертеже изображена схема системы дл управлени ассоциативным запоминающим устройством, где обозначено; основное запоминающее устройство 1, процессор 2, буферныйЗапоминающий блок 3,.состо щий из множества строк с множеством слов в каждой, блок ас- социативных регистров 4, блок сравнени 5, блок управлени 6, устройство 7 преобразовани гшресов, устройство 8 определени свободной строки и устройство 9 о пределени соответстви свободной строки.

Устройство 8 определенн свободной стрбки состоит из регистра 10 зан - . тости строк, элемента И 11, приоритетной схемы опроса 12, элемента И 13

Устройство 9 определени соответстви свободной строки состоит из регистра 14 соответстви , р да элементов И 15 по одному на каждый триггер соответстви , двух элементов И

16, 17 на обоих плечах каждого триггера , двух злементов ИЛИ 18 и 19.

Система дл управлени ассоциати; ным запоминающим устройством работает следующим образом.

Информаци дл каждой строки буферного запоминающего блока считываетс из основного запоминающего устройства 1 целой строкой.

8 блоке ассоциативных регистров 4 запоминаютс адреса строк основного запоминающего устройства с информацмеи , минаемой в .буферном 3ano.aiнакщем Слоке 3. Адреса строк ассоциативных регистров состо т из номера страницы и номера строки в странице.

В момент обращени к буферному запоминающему блоку 3 процессор 2 записывает адрес ла адресный регистр (на 0 чертеже отсутствует) число (в случав записи) на числовой регистр (на чертеже отсутствует) и подает р д управл ющих сигналов в блок управлени 6.

6 Адрес с адресного регистра поступает в блок сравнени адресов 5. Адреса с ассоциативных регистров 4 поступают в блок сравнени адресов 5. Блок управлени 6 подает сигнал

О опроса в блок сравнени адресов 5.

При наличии нужного адреса (есть совпадение в блоке сравнени адресов 5) из блока управлени 6 и блока 5 подаютс сигналы коммутации в буферный запоминающий блок 3.

При отсутствии нужного адреса с блока сравнени адресов Бис блока управлени б поступают сигналы опроса приоритетной в устройство

8 определени свободной строки.

Сигнал с выхода приоритетной схема 12 устройства 8 определени свободной строки поступает в устройство У определени соответстви свободной

строки.

Сигнал наличи или отсутстви соответстви .поступает в блок управлени 6. По сигналу от блока управление б в случае соответстви с адресногр регистра, а в случае несоответстви с блока ассоциативных регистров 4, адрес (номер страницы и номер строки) поступает в устройство 7 преобразовани адресов, где осуществл етс сравнекие номера страницы адреса с номерами страниц в таблице соответстви (на схеме не показано) и если есть (произоЬило совпадение) , то на регистре физическога адреса (на схеме не показан) формируетс физический адрес

Claims

о основного запоминающего устройства 1. По этому адресу в случае соответстви считываетс строка из основного запоминающего устройства 1 в буферный запоминающий блок 3, а в слуS чае несоответстви происходит запись из буферного запоминающего блока 3 в основное запоминсиощеа устройство 1 только той части слов строки, кото |ра была изменена процессором 2 в процессе работы, т.е. имеет признак несоответстви . Использование рассмотренной систе ма управлени позволит до минимума сократить количество обращений в основное запоминающее устройство и в случае использовани быстродействующих элементов в построении буферного запоминающего блока повысить производительность вычислительной машины. Формула изобретени Система дл управлени ассоциативным запоминающим устройством, содержаща основное запоминающее устройство и процессор, соединенные двусторон ними св з ми с буферным запоминающим блоком, управл кщий вход которого под ключен к первому выходу блока управле ни , второй выход которого соединен с управл ющим входом блока ассоциативных регистров, первый выход которого соединен с первым входом блока сравнени адресов, второй вход которого соединен с выходом процессора, третий вход с третьим выходом блока управлени , первый выход подключен к первому блока управлени , второй вход и четвертый выход которого соеди нены с соответствующими выходом и входом процессора, отличаю ша с тем, что, с целью повышени производительности работы системы, в нее введены устройства преобразовани адресов , определени свободной строки и определени соответстви свободной строки, причем первый и второй выходы устройства преобразовани адресов соединены соответственно с входом основного запоминающего устройства и третьим входом блока управлени , входам соединены соответственно с выходом прс цессора, п тым выходсн блока управлени и вторым выходом блока ассоциативных регистров, первый,второй и третий входы устройства определени свободной строки подключены соответственно к шестс 1у и седьмому выходам блока управлени и ко второму выходу блока сравнени адресов, выход -соединен с первым входом устройства определени соответстви свободной строки, второй и третий входы которого соединены с восьмым и дев тьо{ ш ходами блока управлени , выход подключен к четвертому входу блока управлени . Источники информации, прин тые во внимание при экспертизе: 1. Г.Кагцан., Вычислительные машины 1систе фа; 370, изд. Мир , Москва, 1974, с. 260-264.
2. Патент США 3611315, кл. 340-172 .. 1971.