SU951407A1 - Устройство дл контрол блоков коррекции ошибок в пам ти - Google Patents

Description

(5) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БЛОКОВ КОРРЕКЦИИ ОШИБОК В ПАМЯТИ

1

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано при разработке запоминающих устройств ЦВМ и систем переработки и хранени  информации .

Известны запоминающие устройства с коррекцией ошибок, содержащие информационные регистр,,регистр контрольных разр дов, шифраторы записи и считывани , схему сравнени , дешифратор и блок управлени , причем выход информационного регистра соединен со входами шифратора записи и считывани  и накопител , выход которого подключен к первым входам информационного регистра и регистра контрольных разр дов, выход которого подключен к первому входу схемы сравнени , второй вход которой соединен с выходом шифратора считывани , первый выход - с входом дешифратора, выход которого соединен со вторыми входами информационного регистра и регистра контрольных разр дов, выход шифратора записи соединен с другим входом накопител . В этом устройстве осуществл етс  исправление одиночных оши бок l.

Недостатком устройства  вл етс  то, что в нем отсутствует контроль правильности работы цепей коррекции

,Q ошибок; между тем, при неправильной работе цепей коррекции ошибки накопител  не только не будут исправл тьс , но в информацию будут внесены дополнительные ошибки.

(5Наиболее близким по технической

Claims (2)

1. сущности к изобретению  вл етс  устройство дл  контрол  пам ти, содержащее информационный регистр, регистр контрольных разр до, шифра20 торы записи и считывани , две схемы сравнени , дешифратор, генератор кодов ошибки, блок анализа неисправностей и блок управлени , причем выход информационного регистра сое39 динен со входами шифраторов записи и считывани  и одним из выходов уст ройства, вход которого подключен к первым входам информационного регис ра и регистра контрольных разр дов, выход которого подключен к первому входу первой схемы сравнени , второ вход которой соединен с выходом шиф ратора считывани , первый выход с одним из входов дешифратора, выхо которого соединен со вторыми входа ,ми информационного регистра и регис ра контрольных разр дов, зыход шифр тора записи соединен с другим выходом устройства, второй выход первой схемы сравнени  подключен ко входу блока управлени , первый выход которого соединен с управл ющими вход ми информационного регистра и регис ра контрольных разр дов, входы блока анализа неислравностей соединены с выходами схем сравнени  и вторым выходом блока управлени , первый вход второй схемы сравнени  подключен к выходу регистра контрольных разр дов, второй вход - к .другому входу дешифратора и выходу генератора кодов ошибки, вход которого соединен с третьим выходом блока уп равлени , выход шифратора записи со динен с третьим входом регистра кон трольных разр дов. Это устройство н только :исправл ет одиночные ошибки но и фиксирует неисправности цепей коррекции ошибок J. Недостаток устройства состоит в том, что аппаратура, используема  дл  контрол , сама может вносить ош ки, что снижает эффективность контрол . Цель изобретени  - повышение эффективности контрол . Поставленна  цель достигаетс  тем, что в устройство дл  контрол  блоков коррекции ошибок в пам ти, содержащее первый шифратор, выход которого  вл етс  первым выходом ус ройства, второй шифратор, вход которого  вл етс , первым входом устро ства, выход второго шифратора подключен к одному входу первой схейы сравнени , второй вход которой  вл етс  вторым входом устройства, выход первой схемы сравнени  подключен ко входу дешифратора, вторую схему сравнени , блок управлени , дополнительно введены коммутатор, один информационный вход которого подключен ко входу второго шифратора , другой информационный вход к первому выходу дешифратора, а управл ющий вход коммутатора подключен к выходу блока управлени , выход коммутатора подключен ко входу первого шифратора, и третью схему сравнени , первый вход которой подключен к выходу первой схемы сравнени , а выход третьей схемы сравнени   вл етс  вторым выходом устройства , второй вход третьей схемы сравнени  подключен к выходу второй схемы сравнени , первый и второй вход которой подключены соответственно к выходу первого шифратора и ко второму выходу дешифратора. Схема устройства представлена на чертеже. Устройство содержит информационный регистр 1 и регистр контрольных разр дов 2, коммутатор 3, шифраторы 4 и 5, схемы сравнени  6, 7 и 8, дешифратор 9, блок управлени  10 и накопитель 11. Устройство работает следующим образом , В режиме записи блок управлени  10 разрешает прохождение через коммутатор 3 на входы шифратора 4 информационных сигналов, хранимых в информационном регистре , одновременно эти информационные сигналы подаютс  на входы накопител  11 (на выход устройства). Шифратор формирует контрольные разр ды, соответствующие определенному корректирующему коду, например коду Хэмминга с исправлением одной ошибки. Эти контрольные сигналы также подаютс  на входы накопител  11 (на выход устройства). Кроме joro, блок управлени  10 формирует сигнал, обеспечивающий запись в накопитель 11 упом нутых выше сигналов информационных и контрольных разр дов, В режиме считывани  сигналы из накопител  11 (с входа устройства) поступают соответственно на информационный регистр 1 и регистр контрольных разр дов 2, Информацион ные сигналы с регистра 1 поступают на вход шифратора 5 аналогичного шифратору k. При отсутствии ошибок в считанной информации контрольные сигналы, сформированные шифратором считывани , полностью совпадают с хранимыми в регистре контрольных разр дов 2. Если же произошла схиибка , то совпадение не будет иметь 5 . g место, что фиксируетс  схемой сравнени  6, на выходе которой формируетс  синдром, отличный от нул . Сигналы синдрома подаютс  на вход дешифратора 9, первый выход которого представл ет совокупность шин, соответствущих информационным разр дам . При нулевом синдроме возбужд етс  выходна  шина дешифратора 9, соответствующа  номеру информационного разр да, в котором произошла ошибка. Сигналы с первого выхода де шифратора Э подаютс  на выход устройства и используютс  дл  коррекции ошибки. Однако необходимо убедитьс , что дешифратор сработал пра вильно, так как при неправильной его работе ошибка не только не будет скорректирована, но может быть внесена дополнительна  ошибка. С этой целью сигналы с первого выхода дешифратора подаютс  также на вход коммутатора 3J блок управлени  10 в режиму считывани  разрешает прохо дение через коммутатор сигналов дешифратора на вход шифратора . Вы ходные сигналы шифратора записи подаютс  на вход второй схемы сравнени  7 на другой вход схемы сравнени  7 поступают сигналы со второго выхода дешифратора 9, который представл ет собой совокупность шин, со ответствующих контрольным разр дам. Схема сравнени  7 формирует синдром который третьей схемой сравнени  8 сравниваетс  с ранее сформированным синдромом (первой схемой сравнени  6). Если сигналы на обоих входах сх мы сравнени  8 совпадают, то это свидетельствует о правильной работе цепей коррекции ошибок, если входны сигналы не совпадают, то на выходе схемы сравнени  8 формируетс  сигна неисправности цепей коррекции. Предлагаемое устройство контрол  цепей коррекции ошибок в пам ти кон тролирует не только работу дешифратора , но и шифратора, что повышает эффективность контрол . Формула изобретени  Устройство дл  контрол  блоков коррекции ошибок в пам ти, содержащее первый шифратор, выход которого  вл етс  первым выходом устройства, второй шифратор, вход которого  вл етс  первым входом устройства, выход второго шифратора подключен к одному входу первой схемы сравнени , второй вход которой  вл етс  вторым входом устройства, выход первой схемы сравнени  подключен к входу дешифратора , вторую схему сравнени , блок управлени , отли чающеес  тем, что, с целью повышени  эффективности контрол , содержит коммутатор, один информационный вход которого подключен к входу второго шифратора, другой информационный вход - к первому выходу дешифратора, а управл ющий вход KOMNtyTaTOpa подключен к выходу блока управлени , выход коммутатора подключен к входу первого шифратора, и третью схему сравнени , первый вход которой подключён к выходу первой схемы сравнени , а выход третьей схемы сравнени   вл етс  вторым выходом устройства, второй вход третьей схемы сравнени  подклю чен к выходу второй схемы сравнени , первый и второй вход которой подключен соответственно к выходу первого шифратора и к второму выходу де- . шифратора. Источники информации, прин тые во внимание при экспертизе 1.Актуальные вопросы технической кибернетики. М., Наука. 1972, с. 235-2 0.
2. 2.Авторское свидетельство СССР № , кл. G 11 С 29/OQ, 1Э7В (прототип).

   //

   Ю