SU1388957A1 - Устройство дл контрол многоразр дных блоков пам ти - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  контрол  блоков пам ти большой разр дности . Целью изобретени   вл етс  повышение достоверности контрол  блоков пам ти , информационна  разр дность которых превышает удвоенную разр дность кода адреса . Устройство содержит блок управлени , счетчик адреса, элементы НЕ, блоки коммутации и блок сравнени . Достижение цели изобретени  обусловлено наличием в устройстве блоков коммутации (п-раз- р дность кода адреса), коммутирующих разр ды адреса на информационные выходы устройства таким образом, что за полное врем  проверки информаци  на выходе любого разр да хот  бы в одном цикле теста будет инверсна по отношению к информации на выходах любого другого разр да, чем обеспечиваетс  полна  проверка взаимовли ни  разр дов контролируемого блока пам ти. 3 ил., 2 табл. 5S

Description

00 00 00

со ел

Изобретение относитс  к вычислительной технике и может использоватьс  дл  контрол  блоков .пам ти большой разр дности.

Целью изобретени   вл етс  повышение достоверности контрол  блоков пам ти, информационна  разр дность которых превышает удвоенную разр дность кода адреса.

На фиг. 1 приведена схема устройства дл  контрол  многоразр дных блоков пам ти; на фиг. 2 - схема блока коммутации; на фиг. 3 - подключение модулей коммутации к разр дам адреса.

Устройство (фиг. 1) содержит блок 1 управлени , счетчик 2 адреса, элементы НЕ 3, блоки 4 коммутации, блок 5 сравнени . На фиг. 1 также обозначены св зи 6-14.

Блок коммутации (фиг. 2) содержит мультиплексоры 15, элемент НЕ 16, элементы неравнозначности 17. На фиг. 2 обозначены входы 18 мультиплексоров 15.

На фиг. 1 показан также контролируемый блок 19 пам ти.

Блок 1 управлени  может быть выполнен с использованием генератора тактовых импульсов , с выхода которого импульсы поступают на счетчик адреса. Импульс переноса со счетчика адреса поступает на вход счетчика разр дностью (.2-j-/og2K), где п - разр дность кода адреса, (/ogaw) его младших разр дов объединены в шину 7, старший разр д - это вход 8. Блок 1 управлени  содержит также элемент фиксации отказа или сбо , выполненный, например, на триггере.

Выходы счетчика 2 адреса от первого до л-го соединены с входами блоков 4 коммутации в соответствии с табл. 1 ().

На фиг. 3 приведен пример соединени  дл  , .

В соответствии с табл. 1 соединены также (п-1) выходов элементов НЕ 3 с входами блоков 4 коммутации.

В каждом блоке 4 коммутации находитс  мультиплексоров 15. Входы каждого мультиплексора 15, вход щего в состав блока 4 коммутации, соединены с входами 12 в соответствии с табл. 2.

Устройство работает следующим образом.

Блок 1 управлени  задает счетчику 2 адреса режим последовательного обращени  ко всем адресам контролируемого блока 19 пам ти.

В первый цикл записи по всем адресам блока 19 пам ти по информационным разр дам 13i, 13з, 135,..., 13m-i производитс  запись разр дов адреса в соответствии с табл. 1 и первым столбцом табл. 2, по разр дам 132, 134, 13б,..., 13т производитс  запись инверсной информации 132 13i,...,

Затем следует цикл считывани  по всему объему блока пам ти. Информаци  выходных разр дных шин контролируемого блока 19 пам ти поступает на входы 14 блока 5 сравнени , на вторые входы которой поступает дл  сравнени  эталонна  информаци  с выходом соответствующих модулей коммутации 13i,...,13m. При несовпадении считанной информации сигналы с выхода 9 блока 5 сравнени  поступают в

0 блок 1 управлени , где фиксируетс  отказ или сбой. При совпадении блок 1 управлени  осуществл ет следующий цикл записи. Така  запись и чтение вы вл ют взаимное вли ние между разр дами контролируемого блока 19 пам ти, так как за полное врем  проверки информаци  на выходе любого разр да хот  бы в одном цикле запись-чтение инверсна по отношению к информации на выходах любого другого разр да.

Пор док следовани  информационных

0 разр дов выбран условно дл  удобства описани . При необходимости он может быть изменен так, чтобы в соседних разр дах была максимально различна  информаци .

5

25

Claims (1)

1. Формула изобретени 

   Устройство дл  контрол  многоразр дных блоков пам ти, содержащее блок управлени , вход признака несравнени  и вход признака переполнени  которого соединены

   Q соответственно с выходо.м блока сравнени  и одноименным выходом счетчика адреса, выходы которого  вл ютс  адресными выходами устройства, а синхровход подключен к одноименному выходу блока управлени , выход признака записи-считывани  которого

   J  вл етс  одноименным выходом устройства, а выходы номера коммутируемого разр да и признака инвертировани  соединены с одноименными входами блоков коммутации, выходы которых  вл ютс  информационными выходами устройства и подключены к вхо дам первой группы блока сравнени , входы второй группы которого  вл ютс  информационными входами устройства, отличающеес  тем, что, с целью повышени  достоверности контрол  блоков пам ти, информаg ционна  разр дность которых превышает удвоенную разр дность кода адреса, в устройство введены элементы НЕ, причем входы элементов НЕ соединены с соответствующими выходами счетчика адреса, кроме старшего разр да, а выходы элементов НЕ

   0 и счетчика адреса подключены к входам блоков коммутации в соответствии с таблицей коммутации.

   Таблица 1

   1-110 lOi Юз

   lOjЮг Ю;

   112,

   2122

   312г

   Ю. Ю-и T0t,-i Ю«

   Таблица 2

   12з 125 12,

   12 t,-, 12   12t,-, 12г, 18и-, 12г,

   1

   12

   12,

   12, 12

   12и-1

   Продолжение табл. 2

   12,12

   12„12,

   12,

   12,

   .г

   Wi

   fOz

   Г03

   fff

   Иг

   7- 8

   1

   f3f /J/

   /J// AJ/Z

   /%

   /J/4

   /J/«

   VJ/5

   r

   /Jji

   ./J«7 /J