SU1508287A1 - Запоминающее устройство с контролем - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  построени  оперативных энергонезависимых (с батарейным питанием) запоминающих устройств с наращиваемой информационной структурой и контролем адреса. Целью изобретени   вл етс  повышение надежности и уменьшение потребл емой мощности. Запоминающее устройство с контролем содержит блок накопителей, блок ключей, блок управлени , регистр адреса, M + 1 сумматоров по модулю два, элемент И-НЕ, элемент ИЛИ. Введение в устройство формировател  управл ющих сигналов и N + 1 дешифраторов позволило организовать структуру устройства таким образом, что при ошибках в коде адреса или несоответствии адреса номеру выбранного устройства запрещаютс  переключени  на входы накопителей, а при отсутствии ошибок переключени  на входах адреса и режима происход т только у выбранных накопителей. Уменьшаетс  уровень помех и мощности потреблени  как в режиме обращени , так и в режиме хранени . 2 ил.

Description

Изобретение относитс  к вычислительной технике и мСжет быть использовано дл  построени  оперативных энергозависимых (с батарейным питанием ) запоминающих устройств с наращиваемой информационной структурой и контролем адреса

Целью изобретени   вл етс  повыше-, ние надежности и уменьшение потребл емой мощности устройства,,

На фиг, 1 представлена блок-схема предлагаемого устройства; на фиг„2 - схема блока управлени  о

Устройство содержит блок 1 накопителей с объединенньми входами/выходами информационных разр дов,блок 2 ключей, блок 3 управлени , формирователь 4 управл ющих сигналов, п+1 дешифраторов 5, регистр 6 адре- са, m + 1 сумматоров 7 по модулю два,элемент И-НЕ 8, информационные входы/выходы 9 устройства, вход 10 выбора номера накопител  устройства , адресные входы 11 устройства, вход 12 режима работы, вход 13 разрешени  работы устройства, выход 14. признака ошибки устройства, элемент ИЛИ 15о

Принцип работы устройства заключа-. етс  в следующем

;д х

ND Х Ч

315082

При подаче на один нз входов шины 12 сигналов Запись или Чтение в регистре 6 адреса фиксируетс  по сигналу блока 3 Режим Рг код адре- са с шины „ В блоке 3 по сигналам Запись (Чтение) происходит сн р тие блокировки с распределител  3.2, триггеров Зо4, 3.5 (установленных предварительно в состо ние 1 потен- циалом, соответствующим отсутствию сигналов Запись, Чтение) и разрешаетс  прохождение синхроимпульсов генератора 3.1 через синхровход распределител  3.2 Так как триггеры 3.4, Зо5 находились в состо нии 1, то потенциалом с выхода элемента Зо13 разрешаетс  формирование, элементов 3.11 сигнала прерьгоани  работы распределител  3,2 по первому же импульсу генератора Зо1, поступившему в распределитель и вызвавшему переключение на его выходе, соединенном с синхровходом триггеров 3.4,3о5 Если к этому моменту на информационных входах триггеров сформировалс  сигнал исправности адреса, то он запишетс  в триггер 3«4 или 3.5 (в зависимости от режима Чтение или Запись ), при этом прерывание снимает- с , так как триггер 3.4 или 3.5 пе ,-

реключаетс  из 1

О , и распределитель продолжает работу Если в коде адреса ошибка или адрес не соответствует номеру выбранного устройст- ва, то дальнейшее переключение распределител  3.2 и формирование синхросигнала формирователем 3.3 не производитс  о Отсутствие переключений распределител  в этом случае  вл ет- с  дополнительным фактором снижени  уровн  помех о

Сигнал исправности адреса вьфаба- тываетс  в сумматорах 7 и элементах И-НЕ 8, ИЛИ 15, при этом предполага- етс , что суммарное врем  задержки в этом блоке и элементах 8, 3„7,3о8 И-НЕ и элементе ИЛИ 15 меньше времени между передними фронтами сигналов Запись, Чтение и сигналов адреса

В т+1 сумматорах 7 производитс  свертка сумматором 7о1 по модулю два кода адреса с контрольным разр дом и поразр дное сравнение группы разр дов кода адреса с кодом номера уст- ройства в сумматорах 7.I,..,7т (селекци  адреса). Элементами 8 и 15 вырабатьшаетс  окончательно сигнал исправности адреса.

с Ю 15 20 30

25

35 40

45 . JQ

Сигнал на входе 13 устанавливают с некоторой задержкой после включени  питани  дл  того, чтобы избежать несанкционированных переключений в режимных и адресных входах накопителей 1 о При отсутствии или снижении основного питани  сигнал на входе 13 имеет нулевой уровень, что обеспечивает поддержание блокирующих потенциалов на режимных входах накопителей (при снижении и отсутствии питани ) и посто нство потенциала на адресных входах (при снижении питани ). При отсутствии основного питани  посто нство потенциалов на адресных входах обеспечиваетс  резис- торными прив зками. Благодар  этому потребление накопителей во врем  коммутации питани  остаетс  минимальным.

В режиме записи или чтени  информации при наличии сигнала исправности адреса триггеры Зо5 или Зо4 переключаютс  и, так как на входе 13 устройства - разрешающий потенциал,формируют на выходе элемента сигнал разрешени  адреса о При отсутствии сигнала исправности адреса не происходит переключение триггеров 3.4 или Зо5, сигнал разрешени  адреса не вырабатываетс , вследствие чего сигналы на выходах дешифраторов .5 отсутствуют и обращение к накопител м группы 1 не происходит о

При поступлении на первые управл ющие входы дешифраторов 5 сигнала разрешени  адреса на выходах дешифратора 5о(п+1) возникает сигнал, разрешающий формирование сигналов выборки и записи только дл  выбранного накопител  блока 1, На вькодах остальных дешифраторов 5, соответствующих входам адреса выбранного накопител , формируетс  код адреса,аналогичный коду на вторых управл ющих входах этих дешифраторов. На остальных выходах, соответствующих входам адреса невыбранных накопителей, дешифраторов 5о1,о.о,5оП, потенциал остаетс  неизменным

В режиме записи сигналом с выхода блока 3 ключи блока 2 открыты на прием информации с шины 9о Стробы выборки и записи, сформированные формирователем ЗоЗ в соответствии с требуе- i мой временной диаграммой накопителей 1, поступают через элементы 3.9,3.12 на входы формировател  4 управл ющих сигналов и, так как на входе 13

разрешающий потенциал, в виде сигналов выборки и записи поступают на входы выбранного накопител , на другие входы которого уже поступили коды информации и адреса.

В режиме чтени  ключи блока 2 сигналом с блока 3 открыты на передачу. На входах разрешени  выборки и записи/чтени  выбранного накопител  1 блоками 3 и 4 формируютс  соответствующие сигналы, и считываема  информаци  поступает на выходы 9,

После отработки цикла записи ипи чтени  по сигналам с формировател  3.3, поступающим через элемент 3„11 на вход прерьшани  распределител  Зо2, происходит остановка работы распределител  3.2. По сигналам формировател  ЗоЗ (в случае переключени  триггеров Зо4, Зо5) элементом ЗоЮ вырабатываетс  сигнал ответа, который свидетельствует об исправности адреса и поступает на контрольный выход 14 устройства. При ошибках в коде адреса или его несоответствии номеру устройства сигнал ответа не вырабатываетс  о

Техническа  эффективность предлагаемого устройства заключаетс  в повышении надежности запоминающего устройства за счет уменьшени  уровн  помех и исключени  обращений по ложным адресам благодар  запрету переключений адресных сигналов на адресны вькодах тех накопителей, обращение к KOTOfibiM не производитс , и запрету прохождени  кода адреса на входы накопителей при ошибках в адресе или его несоответствии коду номера устройства; облегчени  режима работы блоков устройства благодар  распараллеливанию сигналов адреса, уменьшению емкостной нагрузки по адресным цеп м; уменьшени  веро тности искаже . ни  информации в моменты коммутации питани  за счет посто нства потенциалов на адресных и режимных входах в эти моменты времени; снижение потребл емой мощности происходит как в режиме обращени  за счет уменьшени  длительности фронта адресных сигналов , использовани  в качестве буферных схем адреса маломощных дешифраторов с относительно низким коэффициентом разветвлени  и невозможности переключени  на входах невыбранных накопителей , так и в режиме хранени , а также при коммутации питани , за

счет посто нства потен1и алов на адресных и режимных входах накопителей,,

Кроме того, улучшаютс  временные характеристики устройства, такие как врем  выборки и цикл обращетти  за счет уменьшени  длительности фронта адресных сигналов, а также увеличиваетс  срок хра1;ени  информации за счет уменьшени  потреблени  в моменты коммутации питани  о

Claims (1)

1. Формула изобретени 

   0

   5

   0

   5

   0

   5

   Запоминающее устройство с контролем , содержащее блок накопителей, блок управлени , регистр адреса т+ сумматоров по модулю два, (где m определ етс  по формуле q 2, q - количество накопителей), блок ключей , элемент ИЛИ и элемент И-НЕ,входы которого соединены с выходами с первого по т-й сумматоров по модулю два, первые входы которых соединены с выходами второй группы регистра адреса, вторые входы с первого по т-й сумматоров по модулю два  вл ютс  входами выбора номера накопител  устройства, информационные входы и вход контрольного разр да регистра адреса  вл ютс  адр есными входами устройства, выходы второй, третьей групп и контрольный разр д регистра адреса соединены с входами (in+l)-ro сумматора по модулю два, выход которого соединен с первым входом элемента ИЛИ, выход элемента И-НЕ соединен .с вторым входом элемента ИЛИ, выход которого соединен с входом признака корректности адреса блока управлени , вход задани  режима которого  вл етс  входом задани  режима устройства, первый и второй выходы блока управлени  соединены соответственно с входом управлени  регистра адреса и входом управлени  блока ключей , первые входы-выходы которого соединены с информационными входами- п выходами блока накопителей,вторые входы-выходы блока ключей  вл ютс  информационными входами-выходами устройства , шестой выход блока управлени   вл етс  выходом признака ошиб- , ки устройства, отличающеес  тем, что, с целью повьш1ени  надежности и уменьшени  потребл емой мощности устройства, в него введены п+1 дешифраторов, где п - количествд

   1508287

    чеек накопител , и формирователь управл ющих сигналов, выходы разрешени  выборки и выходы разрешени  записи- чтени  которого соединены соответственно с одноименными входами блока накопителей, адресные входы которого соединены с выходами с первого по п-й дешифраторов, выходы (п+1)-го деифратора соединены с адресными вхо- 10 ами формировател  управл ющих сигналов , вход выборки которого соединен с третьим выходом блока управлени , четвертый выход которого соединен с

   входом признака записи-чтени  форми- 15 раторов

   ровател  разрешен дом разр  вл етс  устройст лени  со ными вхо дешифрат входы с соединен регистра пы котор входами

   8

   раторов

   ровател  управл ющих сигналов, вход разрешени  которого соединен с входом разрешени  блока управлени  и  вл етс  входом разрешени  работы устройства, п тый выход блока управлени  соединен с первыми информационными входами с первого по (п+П-й дешифраторов, вторые информационные входы с первого по п-й дешифраторов соединены с выходами третьей группы регистра адреса, выходы второй группы которого соединены с адресными входами с первого по (п+1)-й дешиф