SU1399823A1 - Запоминающее устройство с самоконтролем - Google Patents

Abstract

Изобретение относитс  к вычислительной технике, в частности к эа- поминаьэщим устройствам, и может быть использовано в запоминающих устройствах микроэвм или микрокалькул торов. Целью изобретени   вл етс  увеличение информационной емкости и упроще

Description

Изобретение относится к вычислительной технике, в частности к запоминающим устройствам, и может быть использовано в запоминающих устройствах микроЭВМ или микрокалькуляторов. 5 Цель изобретения - увеличение информационной емкости и упрощение устройства.

На фиг. 1 представлена структурная схема предлагаемого устройства; на Ю фиг. 2 - функциональная схема наиболее предпочтительного варианта выполнения блока управления.

Устройство содержит (фиг.1) накопитель 1, первый 2, второй 3, третий 4 и четвертый 5 регистры числа, регистр 6 адреса, коммутатор 7, блок 8 управления, первый 9 и второй 10 регистры поразрядного сдвига, информационные входы 1I, информационные ^0 выходы 12 и адресные входы 13. На фиг. I обозначены входы 14 сигналов кода ошибки, с первого по девятый выходы 15-23 блока управления, вход 24 записи, вход 25 чтения и выход 26 разрешения обращения устройства.

Блок 8 управления (фиг.2) содержит ФБ-триггеры 27 и 28, элементы ИЛИ 29-34, группу элементов ИЛИ 35, элементы И 36-45, с первой 46 по пя- ^0 тую 50 группы элементов И, элемент

НЕ 51, первую 52 и вторую 53 группы элементов НЕ, элементы задержки 54-60. На фиг. 1 и 2 обозначены также выход 61 элемента И 38, выход 62 элемента И 40, выход 63 элемента И 45, первая группа выходов 64^-64_и_^, 652~65_п и вторая группа выходов 66₁66_{и (}, 67₄ - 67_п_, , где η - число разрядов регистров 9 и Ю поразрядного сдвига. Регистр 4 числа может быть выполнен из счетных триггеров.

Устройство работает следующим образом.

Исходное состояние триггеров 27 и 28 является единичным (фиг.2). Следовательно, на выходе 26 элемента И 42 сформирован сигнал высокого уровня, который указывает, что устройство готово к обмену данными. При поступлении на вход 24 импульса запроса на запись данных на выходе 15 формируется импульс приема данных с входов II в регистр 2, а на выходе 19 - импульс приема адреса с входа 13 в регистр 6 и импульс сброса регистра 4. Через время задержки элемента 54 на выходах 16 и 20 формируются импульсы, по которым информация с инверсных₁ выходов регистра 2 (фиг.1) через коммутатор 7 записывается в накопитель 1 по адресу, установлен3

399823 ному в регистре 6. Импульс с выхода 16 также переключает триггер 27 в нулевое состояние, тем самым на выходе 26 устанавливается низкий уровень сигнала, означающий запрет на очередное обращение к устройству.

Через время задержки элемента 55 на выходе 21 формируется импульс, по которому записанная информация в обратном коде считывается из накопителя 1 и записывается в регистр 4. Через время задержки элемента 56 на выходе 16 формируется единичный импульс, который поступает на выходы 17, 20 и на входы элементов ИЛИ 35 и вырабатывает управляющий код 11^ С? IL, С₃ С^...С_И = 101010,...0, причем сигналы П₍-Г1_и__у на выходах 64,-64,,._у равны единице, а сигналы С на выходах 65

.. ^7и нулю. По этим импульсам с прямых выходов регистра 2 информация без изменений передается через регистр 9, коммутатор 7 и записывается в накопитель 1. Через время задержки элемента 56 на выходе 21 формируется импульс, по которому записанная информация в прямом коде считывается из накопителя 1 и записывается в регистр 4, на выходе которого формируется сумма цо модулю два считанных обратного и прямого кодов. Если в данной ячейке накопителя 1 отказавших разрядов нет, то сигналы на всех разрядах регистра 4 числа равны единице, т.е. 0 Х₍ Х₂ Х₃ Χ^,.,.,Χ,, = 1111,...,1. В этом случае на выходе элемента И 43 формируется сигнал высокого уровня. Через время задержки элемента 58 открывается элемент И 41, с выхода которого управляющий импульс через элемент ИЛИ 34 поступает на вход установки триггера 27 и переключает триггер в единичное состояние. На выходе 26 элемента И 42 формируется сигнал высокого уровня, который разрешает обращение к устройству для очередного обмена данными.

Если в данной я 1ейке накопителя 1 отказал один разряд, например третий, то, соответственно сигнал на выходе третьего разряда регистра 4 равен нулю , т.е. X X ₂ 1101,..,,1,

Тогда через время задержки элемента 58 открывается элемент И 40 и на его выходе 62 формируется импульс, по которому на выходах 17 и 20 появляются управляющие импульсы, а на выходах 651 -.65,,.,, 66^- 66₍, формируется код

I010010,. .,, I , который управляет сдвигом в регистре 2. В этом случае под воздействием сформированного управляющего кода на выходах 65-66 информация с прямых выходов регистра 2 через регистр 9 и коммутатор 7 записывается в накопитель I. Причем первые два разряда информации пере1Q сдаются без изменений, а разряды с третьего по η сдвигаются вправо на один разряд в регистре 9. Тем самым осуществляется обход отказавшего разряда ячейки накопителя 1. При этом 15 значение η-го разряда теряется, т.е. точность записанного информационного кода ухудшается на 2~ (для чисел с фиксированной запятой). Импульс с выхода 62 элемента Ч 40 также поступало ет через элемент ИЛИ 34 на вход триггера 27, перключает его в единичное состояние и на выходе 26 элемента И 42 формируется сигнал высокого уровня, который разрешает обращение к устройству для очередного обмена данными .

I

При поступлении на вход 25 импульса запроса на чтение данных на выхо30 де 19 формируется импульс, по которому происходит прием адреса с входов 13 в регистр 6 и гашение содержимого регистра 4. Через время задержки элемента 59, меньшее времени заgg держки элемента 56, импульс поступает на вход сброса триггера 28 и переключает его в нулевое состояние, тем самым на выходе 26 устанавливается низкий уровень сигнала, что за40 прещает поступление очередного запроса на обращение к устройству. Через время задержки элемента 55 на выходах 21 и 22 формируются импульсы, по которым происходит считывание пря45 мого кода информации из накопителя 1 в регистры 3 и 4, Через время задержки элемента 56 на выходах 18 и 20 формируются импульсы, по которым информация инверсных выходов регистра 5θ 3 через коммутатор 7 записывается в данную ячейку накопителя 1. Через время задержки элемента 57 на выходе 21 формируется импульс, по которому происходит считывание обратного кода из накопителя 1 и запись его в регистр 4, на выходе которого формируется сумма по модулю два прочитанных прямого и обратного кодов информации из накопителя 1. Через время

задержки элемента 58 на выходе 63 Элемента И 45 формируется импульс, который поступает на выход 23 блока 8 и разрешает выдачу на выходы 66^66_л , 67_# -67_ъ кода, управляющего сдвигом в регистре 10. Причем, в случае отсутствия отказавших разрядов в данной ячейке накопителя 1, т.е. если содержимое регистра 4 Χ_?/Χ₂Χ_ί Х₄...,Х_П=111 ... 1 , то управляющий бдвигом код равен П^С^П^С^П^Сд ,... ,Π^,Ο^ = 401010,,..,10 и информация с прямых выходов регистра 3 через регистр 10 без изменений передается в ре- 15 гистр 5 и на выходы 12 устройства. Если обнаружен отказавший разряд в ячейке накопителя 1, например третий, то управляющий сдвигом код равен n^cjn^cpi'c',...,π’._γ cZ = ioiooi_r.._?oi 20 и информация через регистр 10 в регистр 5 передается без изменений, например первый и второй разряды, а с четвертого по η разряды сдвигаются на один разряд влево. При этом значение η-разряда принудительно устанавливается в 0.

Импульс с выхода 63 также поступает через элемент ИЛИ 29 на выход 20. Под воздействием импульсов на вы- 30 ходах 20 и 23 информация с прямых выходов регистра 3 через коммутатор 7 записывается в накопитель 1, т.е. производится восстановление прямого кода в ячейке накопителя I. 35

Через время задержки элемента 60 импульс с выхода 63 элемента И 45 поступает на вход триггера 28 и переключает его в единичное состояние, при этом на выходе 26 формируется 40 сигнал высокого уровня, т.е. устройство готово обслуживать очередной запрос на обращение к нему., ι .

Следует отметить, что в предлагаемом устройстве не используются в про- 45 цессе самоконтроля ячейки накопителя 1 в качестве резервных ячеек, а также дополнительные маркерные разряды, что позволяет увеличить информационную емкость устройства. 50

Claims (1)

1

ti.

Л и л 14 25 26 i-f t 11 1

ОС

со со сх го

со

ние устройства. Устройство содержит накопитель , два регистра 9, 10 поразр дного сдвига, первый регистр 2,числа, входы М которого  вл ютс  информационными входами устройства, со второго по четвертый регистры 3, 4, 5 числа, регистр 6 адреса, коммутатор 7, блок 8 управлени . Каждое число записываетс  в накопитель 1. из регистра 2 в обратном коде, считываетс  на регистр 4, затем записьша- етс  в пр мом коде и снова считываетс  на регистр 4. Регистр Д, выполненный из счетных триггеров, выполн ет поразр дное суммирование по модулю два пр мого и обратного кодов считанного числа и на его выходах формируетс  код наличи  ошибки, содержащий нуль в разр де, соответству1

Изобретение относитс  к вычислительной технике, в частности к запоминающим устройствам, и может быть использовано в запоминающих устройствах микроэвм или микрокалькул торов

Цель изобретени  - увеличение информационной емкости и упрощение устройства .

На фиг, 1 представлена структурна  схема предлагаемого устройства; на фиг, 2 - функциональна  схема наиболее предпочтительного варианта выполнени  блока управлени .

Устройство содержит (фиг,1) накопитель 1, первый 2, второй 3, третий 4 и четвертый 5 регистры числа, регистр 6 адреса, коммутатор 7, блок 8 управлени , первый 9 и второй 10 регистры поразр дного сдвига, информационные входы 1I, информационные выходы 12 и адресные входы 13, На фиг, 1 обозначены входы 14 сигналов кода ошибки, с первого по дев тый выходы 15-23 блока управлени , вход 24 эаписи, вход 25 чтени  и выход 26 разрешени  обращени  устройства.

Блок 8 управлени  (фиг,2) содержит Т Б-триггеры 27 и 28, элементы ИЛИ 29-34, группу элементов 1ШИ 35, элементы И 36-45, с периой 46 по п - тую 50 группы элементов И, элемент

ющем неисправному разр ду накопител  1, и едини1Д)1 в разр дах, соответствующих исправным разр дам накопител  1. При поступлении этого кода наличи  ошибок в блок 8 управлени  в нем формируютс  коды, управл ющие поразр дным сдвигом данных влево в регистре 9, с целью обхода при записи отказавшего разр да накопител  1, и сдвигом вправо в регистре 10 с целью восстановлени  считанной информации на информационных выходах 12

устройства, которыми  вл ютс  ВЫХОДЬ

регистра 5. Информационна  емкость устройства повышаетс  за счет того, Что в процессе самоконтрол  не используютс   чейки накопител  I в качестве резервных  чеек и маркерных разр дов , 2 ил.

НЕ 51, первую 52 и вторую 53 группы элементов НЕ, элементы задержки 54-60, На фиг, 1 и 2 обозначены также выход 61 элемента И 38, выход 62 элемента И 40, выход 63 элемента И 45, перва  группа выходов 6Д,-64„, 652-65п и втора  группа выхо(ов , 67 - 67,, , где п - число разр дов регистров 9 и 10 поразр дного сдвига. Регистр 4 числа может быть вьшолнен из счетных триггеров.

Устройство работает следующим образом .

Исходное состо ние триггеров 27 и 28  вл етс  единичным (фиг,2). Следовательно , на выходе 26 элемента И 42 сформирован сигнал высокого уровн , который указывает, что устройство готово к обмену данными. При поступлении на вход 24 импульса запроса на запись данных на выходе 15 формируетс  импульс приема данных с входов 11 в регистр 2, а на выходе 19 - импульс приема адреса с входа 13 в регистр 6 и импульс сброса регистра 4, Через врем  задержки элемента 54 на выходах 16 и 20 формируютс  импульсы, по которым информаци  с ииверюных выходов регистра 2 (фиг,1) через коммутатор 7 записываетс  в накопитель 1 по адресу, установленному в регистре 6. Импульс с выхода 16 также переключает триггер 27 в нулевое состо ние, тем самьт на выходе 26 устанавливаетс  низкий уровень сигнала, означаюший запрет на очередное обращение к устройству.

Через врем  задержки элемента 55 на выходе 21 формируетс  импульс, по которому записанна  информаци  в обратном коде считываетс  из накопител  1 и записываетс  в регистр 4. Через врем  задержки элемента 56 на выходе 16 формируетс  единичньш импульс, который поступает на выходы i7, 20 и на входы элементов ИЛИ 35 и вырабатывает управл ющий код П С П С FIj

С...С, 101010,...О, причем сигналы на выходах 64,-64. равны единице, а сигналы С на

15 значе ние п-го разр да тер етс , т.е. точность записанного информационного кода ухудшаетс  на 2 (дл  чисел с фиксированной зап той). Импульс с выхода 62 элемента М 40 также поступавыходах 0 ет через элемент ИЛИ 34 на вход триг- нулю. По этим импульсам с пр мых вы- 2 информаци  без измеходов регистра нений передаетс  через регистр 9, коммутатор 7 и записываетс  в накопитель 1 . Через врем  зад°ержки элемента 56 на выходе 21 формируетс  импульс , по которому записанна  информаци  в пр мом коде считываетс  из накопител  1 и записываетс  в регистр 4, на выходе которого формируетс  сумма по модулю два считанных обратного и пр мого кодов. Если в данной  чейке накопител  I отказавших разр дов -нет, то сигналы на всех разр дах регистра 4 числа равны единице, т,е, О X, Х Xj Х ,.,,,Х, 1 1 11,.,., . В этом случае на выходе элемента И 43 формируетс  сигнал высокого уровн . Через врем  задержки элемента 58 открьшаетс  элемент И 41, с выхода которого управл ющий импульс через элемент ИЛИ 34 поступает на вход установки триггера 27 и переключает триггер в единичное состо ние. На вы- .ходе 26 элемента И 42 формируетс  сигнал высокого уровн , который разрешает обращение к устройству дл  очередного обмена данными.

Если в данной   ейке накопител  1 отказал один разр д, например третий, то, соответственно сигнал на выходе третьего разр да регистра 4 равен нулю , т,е, X Х., Xj Х , ,, ,Х 1 1 01 ,, , ,,1 , Тогда через врем  задержки элемента 58 открываетс  элемент И 40 и на его выходе 62 формируетс  импульс, по которому нп вьгх(-)дах 17 и 20 по вл ютс  управл ю1лие имтгульсы, а на выходах

25

гера 27, перключает его в единичное состо ние и на выходе 26 элемента И 42 формируетс  сигнал высокого уровн , который разрешает обращение к устройству дл  очередного обмена данными , I

При поступлении на вход 25 импульса запроса на чтение данных на выхо30 де 19 формируетс  импульс, по которому происходит прием адреса с входов 13 в регистр 6 и гащение содержимого регистра 4, Через врем  задержки элемента 59, меньшее времени заog держки элемента 56, импульс поступает на вход сброса триггера 28 и переключает его в нулевое состо ние, тем самым на выходе 26 устанавливаетс  низкий уровень сигнала, что за40 прещает поступление очередного запроса на обращение к устройству. Через врем  задержки элемента 55 на выходах 21 и 22 формируютс  импульсы, 10 которым происходит считывание пр 45 мого кода информации из накопител  1 в регистры 3 и 4, Через врем  задержки элемента 56 на выходах 18 и 20 формируютс  импульсы, по которым ин- (}юрмаци  инверсных выходов регистра

5Q 3 через коммутатор 7 записьгоаетс  в данную  чейку накопител  I, Через врем  задержки элемента 57 на выходе 21 формируетс  импульс, по которому происходит считывание обратного кода из накопител  1 и запись его в регистр 4, на выходе которого формируетс  сумма по модулю два прочитанных пр мого и обратного кодов информации из накопител  1, Через врем 

55

65, - .65

n-l

66,,

формируетс  код

101 001 О,. . ,, 1 которыГ) у11равл 1ет сдвигом в регистре 2, В эт(.)м под воздействием сформированного

упрапл ющего кода на выходах 65-66 ,

информаци  с пр мых выходов регистра

2через регистр 9 и коммутатор 7 записываетс  в накопитель I, Причем первые два разр да информации пере даютс  без изменений, а разр ды с третьего по п сдвигаютс  вправо на один разр д в регистре 9. Тем самым осутлествл етс  обход отказавшего разр да  чеГжи накопител  , При этом

значе ние п-го разр да тер етс , т.е. точность записанного информационного кода ухудшаетс  на 2 (дл  чисел с фиксированной зап той). Импульс с выхода 62 элемента М 40 также поступа 0 ет через элемент ИЛИ 34 на вход триг-

25

гера 27, перключает его в единичное состо ние и на выходе 26 элемента И 42 формируетс  сигнал высокого уровн , который разрешает обращение к устройству дл  очередного обмена данными , I

При поступлении на вход 25 импульса запроса на чтение данных на выхо30 де 19 формируетс  импульс, по которому происходит прием адреса с входов 13 в регистр 6 и гащение содержимого регистра 4, Через врем  задержки элемента 59, меньшее времени заog держки элемента 56, импульс поступает на вход сброса триггера 28 и переключает его в нулевое состо ние, тем самым на выходе 26 устанавливаетс  низкий уровень сигнала, что за40 прещает поступление очередного запроса на обращение к устройству. Через врем  задержки элемента 55 на выходах 21 и 22 формируютс  импульсы, 10 которым происходит считывание пр 45 мого кода информации из накопител  1 в регистры 3 и 4, Через врем  задержки элемента 56 на выходах 18 и 20 формируютс  импульсы, по которым ин- (}юрмаци  инверсных выходов регистра

5Q 3 через коммутатор 7 записьгоаетс  в данную  чейку накопител  I, Через врем  задержки элемента 57 на выходе 21 формируетс  импульс, по которому происходит считывание обратного кода из накопител  1 и запись его в регистр 4, на выходе которого формируетс  сумма по модулю два прочитанных пр мого и обратного кодов информации из накопител  1, Через врем 

55

задержки элемента 58 на выходе 63 гЗлемента И 45 формируетс  импульс, который поступает на выход 23 блока 8 и разрешает выдачу на выходы 66, 67| 67 кода, управл ющего сдвигом в регистре 10. Причем, в случае отсутстви  отказавших разр дов в данной  чейке накопител  1, т.е. если содержимое регистра 4 Х . ., ,...I , то управл ющий йдви гом код равен ,..., 10101 О,...О и информаци  с пр мых выходов регистра 3 через регистр 10 без изменений передаетс  в ре- гистр 5 и на выходы 12 устройства. Если обнаружен отказавший разр д в  чейке накопител  1, например третий то управл ющий сдвигом код равен

njc;n c ii c,...,n с;;.101001,...pi

и информаци  через регистр 10 в регистр 5 передаетс  без изменений, например первый и второй разр ды, а с четвертого по п разр ды сдвигаютс  на один разр д влево. При этом зна- чение п-разр да принудительно устанавливаетс  в о.

Импульс с выхода 63 также поступает через элемент ИЛИ 29 на выход 20 Под воздействием импульсов на вы- ходах 20 и 23 информаци  с пр мых выходов регистра 3 через коммутатор 7 записываетс  в накопитель 1, т.е. производитс  восстановление пр мого кода в  чейке накопител  1.

Через врем  задержки элемента 60 импульс с выхода 63 элемента И 45 поступает на вход триггера 28 и переключает его в единичное состо ние, при этом на выходе 26 формируетс  сигнал высокого уровн , т,е. устройство готово обслуживать очередной запрос на обращение к нему,,

Следует отметить, что в предлагаемом устройстве не используютс  в про- цессе самоконтрол   чейки накопител  1 в качестве резервных  чеек, а также дополнительные маркерные разр ды, что позвол ет увеличить информационную емкость устройства,

Формула изобретени 

Запоминающее устройство с самоконтролем , содержащее накопитель, с первого по четвертый регистры числа, ре- гистр адреса, блок управлени  и коммутатор , информационные входа первой группы которого подключены к инверсным выходам первого регистра числа,

разр дные входы которого  вл ютс  информационными входами устройства, адресными входами которого  вл ютс  разр дные входы регистра адреса, причем выходы накопител  соединены с разр днь(ми входами второго регистра числа, выходы с первого по четвертый блока управлени  подключены соответственно к управл ющему входу первого регистра числа, к первому, второму и третьему управл ющим входам коммутатора , п тый выход блока управлени  подключен к входу сброса третьего регистра числа и входу управлени  регистра адреса, шестой выход блока управлени  соединен с входом записи накопител , выход чтени  которого и вход разрешени  приема информации третьего регистра числа соединены с седьмым выходом блока управлени , восьмой выход которого подключен к входу управлени  второго регистра числа, отличающе ес  тем, что, с целью увеличени  информационной емкости и упрощени  устройства, в него введены первый и второй регистры поразр дного сдвига, причем информационные входы и выходы первого регистра поразр дного сдвига подключены соответственно к пр мым выходам первого регистра числа и к информационным входам второй группы коммутатора, выходы которого соединены с информационными входами накопител , информационные выходы которого подключены к информационным входам третьего регистра числа, выходы которого подключены к входам сигналов кода ошибки блока управлени , дев тый выход которого соединен с управл ющим входом четвертого регистра числа и четвертым управл ющим входом коммутатора , информационные входы третьей и четвертой групп которого подключены соответственно к пр мым и инверсным выходам второго регистра числа , пр мые выходы которого подключены к информационным входам второго регистра поразр дного сдвига, выходы которого соединены с информационными входами четвертого регистра .числа, выходы которого  вл ютс  информационными выходами устройства, входы управлени  сдвигом первого регистра поразр дного сдвига подключены к выходам первой группы блока управлени , выходы втЬрой группы которого соединены с входами управлени  сдвигом

га, адресные входы накопител  подключены к выходаг регистра адреса, первый и второй входы установки режи15 ie 19 гг ti 1В

равлени   вл ютt  соответственно входом записи, входом чтени  и выходом разрешени  обращени  устройства.

20 Г7 .

I