SU1464294A1

SU1464294A1 - Устройство Нисневича дл контрол двоичной информации

Info

Publication number: SU1464294A1
Application number: SU874280403A
Authority: SU
Inventors: Маркс Соломонович Нисневич
Original assignee: М.С.Нисневич
Priority date: 1987-07-07
Filing date: 1987-07-07
Publication date: 1989-03-07

Abstract

Изобретение относитс к вычислительной технике и технике приема передачи сообщений и может примен тьс дл повышени достоверности приема последовательной информации Цель изобретени - повышение достоверности приема последовательной информации . Устройство содержит регистр 1, генератор 2 синхронизирующих импульсов , регистр 3 сдвига, буферный регистр 4, дешифратор 5, делитель б импульсов, счетчик 7 импульсов, триггеры 8-10, элементы И 11-14 элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 15, -группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 16. 1 ил. .

Description

Изобретение относитс к вычислительной технике и технике приема передачи данных и может примен тьс дл повьшени достоверности приема последовательной информации.

Цель изобретени - повьппение достоверности приема последовательн информации.

На чертеже представлена функциональна схема устройства дл приема информации.

Устройство дл контрол двоичной информации содержит регистр 1, синхронизатор 2, регистр 3 сдвига, буферный регистр 4, дешифратор 5, де- дитель 6 импульсов, счетчик 7 им- Iпульсов, триггеры 8-10, элементы и 11.-14j элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 15, группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 16.

Устройство работает следующим |образом.

Последовательный код входной информации поступает с буферов-согла- сователей дифференциального канала (не показаны) на пр мой и инверсный 1ВХОДЫ устройства. В состо нии ожидани приема информации на выходе переполнени счетчика 7 будет уровень логической единицы. Уровень логической единицы на пр мом входе подтверждает состо ние ожидани устройст- ipa. Стартовый бит (уровень логического нул на пр мом входе) разблоки- |рует работу делител бив случае |достаточной длительности (более половины заданной длительности импульса одного бита) устройство начинает прием последовательной информации IB регистр 3. Каждый прин тый бит родсчитьтаетс в счетчике 7 и когда их число превысит заданное, на выводе переполнени счетчика 7 по - ритс уровень логической единицы. ЕСЛИ передаваема последовательность Завершена, уровень логической еди- 1ницы на пр мом входе подтвердит это, через элемент 11 блокируетс работа делител 6 и прием информации Прекратитс до по влени нового стартового бита.

Передний фронт сигнала переполнени установит D-триггер 9 в единичное состо ние и, если D-триггер 8 брошен, импульс с выхода генерато- 1ра 2 через элемент И 12 запишет в регистр 4 вьщаваемую на выходы информацию . При этом тот же импульс записи с выхода элемента сбросит

10

15

20

5

0

5

0

5

0

5

D-триггер У и установит в единичное состо ние D-триггер 8. Уровень логической единицы на выходе триггера 8 вл етс признаком заполнени буфера . D-триггер 8 сброситс только после прихода строба очистки буфера по его третьему входу, подтверждающему перезапись содержимого регистра 4 во внешнее устройство, после чего уровень логической единицы с инверсного выхода D-триггера 8 разрешит , запись в регистр 4 новой информации .

Контроль информации по модулю два и ее исправление производ тс следующим образом.

Импульсы приема информации с выхода делител 6 поступают на элемент И 13, в случае, если принимаетс единица, проход т на синхровход счетного Т-триггера 10. Если число единиц в принимаемой последовательности нечетно, на выходе Т-три1 гера 10 будет уровень логической единицы, свидетельствующий об отсутствии ошибки четности (этим осуществл етс контроль четного по модулю два), т.е. на выходе Т-триггера 10 устанавливаетс уровень логического нул , который разблокирует работу дешифратора 5.

Ошибочный бит в предлагаемом устройстве вы вл етс путем сравнени логических уровней с пр мого и инверсного информационных входов устройства на элементе ИСКЛЮЧАЮЩЕЕ ИЛИ 15. Если уровни совпадают, то это признаетс ошибкой, так как в нормальном режиме сигналы должны быть противоположных уровней, т.е. не совпадать. Момент совпадени строби- руетс на элементе И 14 импульсом приема информации с выхода делител бив регистр записываетс код номера прин того бита информации. Этот код разблокированным дешифратором 5 преобразован в управл ющий потенциал на соответствующем выходе, что приводит к инвертированию логического уровн ошибочного бита в регистре 3. На вход регистра 4 с выходов группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 16 поступают е исправленна , вЛста- новленна информаци .

В случае отсутстви ошибок при приеме или искажении уровн на инверсном входе восстановлени не требуетс . Поэтому уровень логической

единицы с выхода Т-триггера 10 заблокирует работу дешифратора 5 и прин та информаци с выходов регистра 3 без изменений записываетс в ре- гистр 4.

Устройство не может исправл ть более одной ошибки в посылке.

Claims

Формула изобретени

Устройство дл контрол двоичной информации, содержащее генератор синхронизирующих импульсов, выход которого соединен с первыми входами делител импульсов и первого элемента И, выход которого соединен с первыми входами первого и второго триггеров и буферного регистра, выходы разр дов которого вл ютс информационными выходами устройства, инверсный выход первого триггера и пр мой выход второго триггера соединены соответственно с вторым и третьим входами первого элемента И, первые входы второго элемента И и регистра сдвига объединены и вл ютс первым информационным входом устройства, выход второго элемента И соединен с вторым входом делител импульсов, счетчик импульсов, первый выход которого соединен с вторыми входами второго элемента И и второго триггера, выход делител импульсов соединен с первьм входом третьего

ю щ е е с тем, что, с целью повышени достоверности устройства, в него введены элемент ИСКШОЧАЮЩЕЕ ИЛИ g четвертый элемент И, третий триггер, регистр, дешифратор и группа элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, выходы которых соединены с соответствующими вторыми входами буферного регистра, выходы

10 разр дов регистра сдвига соединены с первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы, вход счетчика импульсов соединен с выходом делител импульсов, вторые выходы счетчика

15 импульсов соединены с первьв {и входами регистра, выходы разр дов которого соединены с первыми входами дешифратора , выходы которого соединены с соответствующими вторыми входами

20 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы, первые входы четвертого элемента И и элемента ИСКЛЮЧАЮВ1ЕЕ ИЛИ объединены с первым входом регистра сдвига, вторые входы четвертого элемента И и

25 регистра сдвига объединены и соединены с выходом делител импульсов, . выход четвертого элемента И соединен с первым входом третьего триггера, второй вход которого объединен с вто30 рым входом регистра и подключен к выходу второго элемента И, выход третьего триггера соединен с вторым входом дешифратора, второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ вл етс вторым

элемента И, второй вход первого триг- gg информационным входом устройства, выгера подключен к шине сигнала логической единицы, третий вход первого триггера вл етс управл ющим входом устройства, пр мой выход - управл ющим выходом устройства, о т л и ч а40

ход соединен с вторым входом третьего элемента И, выход которого соединен с третьим входом регистра, третий вход второго триггера соединен с шиной сигнала логической единицы.

ю щ е е с тем, что, с целью повышени достоверности устройства, в него введены элемент ИСКШОЧАЮЩЕЕ ИЛИ, четвертый элемент И, третий триггер, регистр, дешифратор и группа элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, выходы которых соединены с соответствующими вторыми входами буферного регистра, выходы

разр дов регистра сдвига соединены с первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы, вход счетчика импульсов соединен с выходом делител импульсов, вторые выходы счетчика

импульсов соединены с первьв {и входами регистра, выходы разр дов которого соединены с первыми входами дешифратора , выходы которого соединены с соответствующими вторыми входами

элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы, первые входы четвертого элемента И и элемента ИСКЛЮЧАЮВ1ЕЕ ИЛИ объединены с первым входом регистра сдвига, вторые входы четвертого элемента И и

регистра сдвига объединены и соединены с выходом делител импульсов, . выход четвертого элемента И соединен с первым входом третьего триггера, второй вход которого объединен с вто.

рым входом регистра и подключен к выходу второго элемента И, выход третьего триггера соединен с вторым вхоом дешифратора, второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ вл етс вторым

нформационным входом устройства, вы

ход соединен с вторым входом третьего элемента И, выход которого соединен с третьим входом регистра, третий вход второго триггера соединен с шиной сигнала логической единицы.