SU1051541A1 - Устройство дл обнаружени и локализации ошибок при передаче информации - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ ОБНАРУЖЕНИЯ. Н JIOKAJHiSAISQl ОШБОК ПРИ ПЕРЕДАЧЕ ИНФОРИАЦИ, содержащее входной регистр , первьп и второй блоки свертки по модулю два, схему сравнени  контрольных разр дов, регистр ошибки , регистр контрольных разр дов, деиифратор и группу приемных регистров , информационные входы которых подключены к выходам входного регистра и к входам первого блока свертки по модулю два, выходы которого подключешл к входам регистра контрольных разр дов, перва  и втора  группы входов схемы сравнени  контрольных разр дов соединены соответственно с выходами регистра контрольных разр дов и второго блока свертки по модулю два, выходы дешифратора подключены к-управл ющим входам соответствующих приемш.1х регистров группы, о тлич ающе е-с   тем, что, с целью повышени  достоверности контрол  путем обнаружени  многократных ошибок, в него дополнительно введены два элемента И, элемент ИЛИ, элемент И-НЕ, два элемента задержки , счетчик, три блока индикации , триггер сбо , схема сравнени  информационных разр дов и коммутатор , выходы которого подключены к входу первого блока индикации и к первой группе входов, схемы сравнени  информационных разр дов, выход которой подключен к первому входу элемента ИЛИ, выход которого соединен с первым входом элемента И-НЕ, выход которого соединен с единичным входом триггера сбо , инверсный выход которого подключен к первым входам первого и второго элементов-И, вторые входы которых подключены соответственно к выходу первого элемента задернжи и к входу синхронизации устройства, выход первого элеi мента Н подключен к счетному входу счетчика, выходы которого соединены СП с входами дешифратора и управл ющими входами коммутатора, информационные входы которого подключены к информационным выходам соответствующих приемных регистров группы, синхронизирукнцие входы которых .подключены к выходу второго элемента И и через второй элемент задер ски к второму ел ел входу элемента И-НЕ и к входу первого элемента задержки, выход схемы сравнени  контрольных разр дов под4 ключен к второму входу элемента ИЛИ, входы второго блока свертки по модулю два, втора  группа входов схемы, сравнени  информационных разр дов и информационные входы регистра ошибки подключены к выходам входного регистра , выходы регистра ошибки и дешифратора подключены соответственно к входам второго и третьего бло|сов индикации, вход синхронизации регистра ошибки соединен с выходом второго элемента И, выходы приемных регистров  вл ютс  информационными

Description

выходами устройства, выход сбо  устройства соединен с инверсным выходом триггера сбо , вход сброса устройства соединен с входами сброса всех регистров, с входом сброса триггера сбо  и счетчика.

Изобретение относитс  к вычислительной технике и может быть использовано в устройствах контрол  при передаче цифровой информации из ЭВМ в нериферийные устройства,

Известно устройство дл  обнаружени  неисправностей цифровых систем, содерх ап;ее посто нный запоминающий блок, блок управлени , счетчик-команд , блок вывода информации, входные и выходные коммутаторы, блок сравнени , регистр приема информации , су вдатор, схему И, схему ИЛИ и блок индикации l .

Однако данное устройство имеет сложную схему.

Наиболее близким техническим решением к предлагаемому .  вл етс  устройство дл  обнаружени  и локализаци одиночньпс ошибок при передаче цифровой информации. Данное устройство дл  обнаружени  и локализации одиночных ошибок при передаче цифровой информации содерзкит приемный регистр информации, подключенный, линией св зи к передающему регистру, выходы которого соединены с входами первой схемы кодировани , к выходам которой через линию св зи подключены входы приемного регистра контрольных разр дов , выходы которого подключены к схеме сравнени , вторую схему кодировани  и регистр ошибки, выходы которого через дешифратор слова ошибки соединены с входами приемного регистра , причем втора  схема кодировани  включена между приемным регистром и схемой сравнени , выход которой подключен к входу регистра ошибки 21.

Однако данное устройство дл  обнаружени  и локализации одиночных ошибок при передаче цифровой информации не позвол ет обнаруживать одновременные многократные ошибки (две и более) при приеме цифрового кода приемным регистром информации. Кроме того, недостатком данного устройства  вл етс  пр ма  зависимость роста дополнительных схем кодировани  при увеличении количества приемных регистров и отсутствие визуальной индикации содержимого в ошибочном информационном коде.

Цель изобретени  - повышение достоверности контрол  путем обнаружени  многократных ошибок,.

Поставленна  цель достигаетс  тем что в устройство дл  обнаружени  и локализации ошибок при передаче информации , содержащее входной регистр первый и второй блоки свертки по мо ,дулю два, схему сравнени  контрольных разр дов, регистр ошибки, регист контрольных разр дов, дешифратор и группу приемных регистров, информационные входы которьк подключены к выходам входного регистра и к входам первого блока свертки по модулю два, выходы которого подключены к входам регистра контрольных разр дов, перва  и втора  группы входов схемы 1 сравнени  контрольных разр дов соединены соответственно с выходами регистра контрольных разр дов и второго блока свертки по модулю два, выходы де1иифратора подключены к управл ющим входам соответствующих приемных регистров группы, введены два элемента И, элемент ШШ, элемент И-НЕ, два элемента задержки, счетчик, три блока индикации, триггер сбо , схема сравнени  информационных разр дов и коммутатор, выходы которого подютючены к первому блоку индикации и к первым входам схемы сравнени  информационных разр дов, выход кото;рой подключен к первому входу элемента ИЛИ, выход которого соединен с первым входом элемента И-НЕ, выход которого соединен с единичным входом триггера сбо , инверсный выход которого подключен на первые входы первого и второго элементов И, вторые ,-входы которых подключены соответственно к выходу первого элемента задерзккп и к входу синхронизации уст ройства, выход первого элемента И подключен к счетному входу счетчика, выходы которого соединены с входами дешифратора и управл ющими входами коммутатора, информационные входы которого подключены к информационным выходам соответствующих приемных регистров группы, синхронизирующие входы которых подключены к выходу второго элемента Н и через второй элемент задертиси к второму входу эле мента И-НЕ и к входу первого элемента задержки, выход схемы сравнени  контрольных разр дов подключен к вто рому входу элемента ШБ, входы второ го блока свертки по модулю два, вторые входы.схемы сравнени  информационных разр дов и информационные входы регистра ошибки подключены к выходам входного регистра, выходы ре гистра ошибки и дешифратора подключены соответственно к второму и третьему блокам индикации соответственно , вход синхронизации регистра ошиб ки соединен с выходом второго элемен та И, выходы приемных регистров  вл ютс  информационными выходами устройства , выход сбо  устройства соединен с инверсным выходом триггера сбо , вход сброса устройства соединен с входами сброса всех регистров , с входом сброса триггера сбо  и счетчика. На чертеже приведена схема устрой ства дл  обнаружени  и локализации (Ошибок при приеме информации. Устройство содержит входной регистр 1, блоки 2 и 3 свертки по модулю два, сзсему 4 сравнени  контроль ных разр дов, регистр 5 ошибки, дешифратор 6, приемные регистры 7. 7, группы, регистр 8 контрольных разр дов , схему 9 сравнени  информацион ных разр дов, коммутатор 10, счетчик 11, триггер 12 сбо , элементы 13 и 14 задержки, элемент ИЛИ 15, элемент Н-НК 16, элементы И 17 и 18, блоки 19-21 индикации, вход 22 синхронизации устройства, вход 23 сброса уст ройства. Устройство работает следующим об , разом. Импульсом сброса, поступающим по входу 23, устанавливаютс  в исходное состо ние приемные регистры 7 7,, регистр 5 ошибки, двоичный счетчик 11 и триггер 12 сбо  и регистр 8, При этом на инверсном выходе- тригге :i: рл 1 2 сбо  устанавлг1Г)аетс  единичный логический уровень, сигпализиру ог;ий об отсутствии сигнала сбо  и разрегааюишй прохождение импульсо  записи, поступающих по входу 22 синхронизации через элемент Ц 17, С первого выхода дешифратора 6 поступает единичный логический ypoBefib на управл югшй вход приемного регистра 7 , подготавлива  его к приему информации с входного регистра 1, при этом на управл рсщие входы остальных приемных регистров 7 с выходов дешифратора 6 подаютс  нулевые логические уровни, запрещающие прием информац1ш. В исходном состо нии кo n-fyтaтop 10 подключает информационный выход приемного регистра 7 к nepni-iM входам схемы 9 сравнени  и к входам блока 19 индикации, при этом транспаранты блоков 19-21 индикации высвечивают нулевор) код. В общем случае запись информации с регистра 1 в приемные регистры 4 t производитс  поочередно в виде информационных слов, сопровождаеьа .гх 1 мпульсами записи по входу 22 с и нхр о ни 3 а ции, Управление почередной записью информационных слов в приемные регистры 7f-7rn производитс  двоичным счетчиком 11 через дешифратор 6 следуюрщм образом. Но заднему фронту первого импульса записи информационное слово с выхода регистра 1 заноситс  -тг в приемный регистр 7 и регистр 5 ошибки. Этот же импульс записи, задер анньБ элементом 13 задержки на врем  срабатывани  приемного регистра 7, коммутатора 10 и схемы 9 сравнени , поступает на вход счетчика 11 через элемент 14 задержки и элемент Н 18. Информационное слово с выхода приемного регистра 7 поступает через коммутатор 10 на схему 9 сравнени , где поразр дно сравниваетс  с информационным словом, поступившим на информационные входы приемного регистра 7 . При положительном результате контрол  на выходе схемы 9 поразр дного сравнени , так же как и на выходе схеь л 4 сравнени  контрольных разр дов , сохран етс  нулевой логический уровень, который поступает через элемент ШП1 15 на элемент И-ИЕ 16, на выходе которого сохран етс  единичный логический уровень, при

STOM триггер 12 сбо  остаетс , в , неходком состо нии.

По заднему фронту первого импульса з апнсн задержанного элементами 13 и 4 задержки, лУзреключаетс  двоичный счетчик I1 и переводитс  в следующее (второе) положение коммутатор 0, при этом к схеме 9 сравнени  подключаетс  выход следующего приеМ ного регистра (7в), на управл ющий вход которого с второго выхода дешифратора 6 поступает единичный логический уровень, разрешающий прием . (запись) иьн ормации. На управл ющие входы остальных приемных регистров поступает нулевой логический уровень блокирующий прием информации.

По ааднему фронту второго импульса записи следующее информационное слово с выхода передающего регистра 1 заноситс  в приемный регистр 7 в регистр 5 ошибки. В дальнейшем аналогично описанному выше производитс  поразр дное сравнение информационного слова, записанного в приемный регистр 72 с информацион1п м словом, поступившим на его вход. При положительном результате сравнени  производитс  переключение на прием следующего информационного слова и т.д.

Обнаружение и локализаци ; ошибок в данном устройстве производитс  по двум направлени м; непбсредстгвенно при .передаче.информационного слова и при приеме (записи) его в приемные регистры 7 7(т,.

В первом случае Производитс  контроль с целью обнаружени  однократных ошибок, возникающих передаче информазщонного слова с выхода передающего регистра 1. Контроль осуществл етс  блоками 2 и 3 свертки по модулю два и схемой 4 поразр дного сравнений контрольных разр дов. При наличии однократной ошибки в 1 нформагц онком слове на выходе схе№д 4 сравнени  контрольных разр дов формируетс  единичный логический уровень, который поступает через элемент ИЛИ 15 на вход элемента 16, где стробируетс  по его другому входу задержанньгл импульсом saписи единичного уровн  с выхода элемента 13 задерхски. При с.овтщенш1 единичных логических уровней ка входах элемента И-НЕ 16 на его вы ходе формируетс  нулевой логический уровень, под действием которого

срабатывает триггер 2 сбо , в результате чего блокируетс  Т рохож,дение данного импульса записи с выхода элемента 14 задержки через элемент И 18 на счетный вход двоичного счетчпка 11 И блокируетс  прохождение послед:,тсщнх импульсов записи через Элемент Н 17 Дальнейший прием

Информационных слов прекращаетс , в регистре 5 ошибки фиксируетс  информаххионное слово, содержащее однократную ошибку, код которого высвечиваетс  блоком 20 индикации, а блоком 21 инднкахщи высвечиваетс  номер информационного слова, в котором обнаружена ошибка . Блоком 9 индикации при этом высвечиваетс  код этого же информационного слова, но записаннь м приемным регистром на момент обнаружени  однократной ошибки, Идентичность кодов в блоках 19 и 20 индикации указьшает на достоверность приема регистром 5 ошибки информационного слова, содержащего однократную ошибку.

Во втором случае производитс  контроль с.целью обнару/гени  многократных ошибок, возникающих н-епосредственно при приеме приемным ре- гистром. Контроль производитс  схемой 9 Сравнени , с выхода которой При отрицательном результате сравнени  формируетс  единичный логический уровень,, который поступает через элемент Ш1И 15 на вход элемента И-НЕ 16э где также стро.бируетс  по его другому входу задержанным импульсомзаписи . На выходе элемента И-НЕ 16 по вл етс  нулевой логический уро- вень, под действием которого срабатывает триггер 12 сбо , формируетс  сигнал Сбой, который блокирует прохо/эдение импульса записи на счетнь Й вход двоичного счетчика I 1 и прохождение последую щх импульсов записи через элемент .И 17. Дальнейший прием информационных слов прекращаетс , блоком 19 индикации высвечиваетс  код информационного слоэа , содержащего ошибку (ошибки), а блоком 21 индикации высвечиваетс  номер информационного слова; соответствуюгщй номеру приемного регистра , в котором зафиксирована ошибка (ошибки), Регистр 5 опшбки в данном случае вьшолн ет фyнкlцiю контрольного регистра, код информационного

слова в котором прин т без ошибок и высвечиваетс  в блоке 20 инднкации . Визуальное поразр дное сравнение информагщонного кода в блоке 19 индикащш, прин того приемным регистром с О1 шбкой, и контрольного информационного кода в блоке 20 индикации, прин того регистром 5,

Т-т

8::

о 105

(

И

1Л 1541 позвол ет оперативно локализовать местонахолсдение ошибок и прин ть меры к их устранению. Применение изобретени  позвол ет повысить достоверность контрол  принимаемой устройством информации.

Claims (1)

1. УСТРОЙСТВО ДЛЯ ОБНАРУЖЕНИЯ. И ЛОКАЛИЗАЦИИ ОШИБОК ПРИ ПЕРЕДАЧЕ ИНФОРМАЦИИ, содержащее входной регистр, первый и второй блоки свертки по модулю два, схему сравнения контрольных разрядов, регистр ошибки, регистр контрольных разрядов, дешифратор и группу приемных регистров, информационные входы которых подключены к выходам входного регистра й к входам первого блока свертки по модулю два, выходы которого подключены к входам регистра контрольных разрядов, первая и вторая группы входов схемы сравнения контрольных разрядов соединены соответственно с выходами регистра контрольных разрядов и второго блока свертки но модулю два, выходы дешифратора подключены к-управляющим входам соответствующих приемных регистров группы, отличающееся тем, что, с целью повышения достоверности контроля путем обнаружения многократных ошибок, в него дополнительно введены два элемента И, элемент ИЛИ, элемент И-НЕ, два элемента задержки, счетчик, три блока индикации, триггер сбоя, схема сравнения информационных разрядов и коммута тор, выходы которого подключены к входу первого блока индикации и к первой группе входов схемы сравнения информационных разрядов, выход которой подключен к первому входу элемента ИЛИ, выход которого соединен с первым входом элемента И-НЕ, выход которого соединен с единичным входом триггера сбоя, инверсный выход которого подключен к первым входам первого и второго элементов И, вторые входы которых подключены соответственно к выходу первого эле мента задержки и к входу синхрониза ции устройства, выход первого элемента И подключен к счетному входу счетчика, выходы которого соединены с входами дешифратора и управляющими входами коммутатора, информационные входы которого подключены к информационным выходам соответствующих приемных регистров группы, синхро- низирующие входы которых подключены к выходу второго элемента И и через второй элемент задержки к второму входу элемента И-НЕ и к входу первого элемента задержки, выход схемы сравнения контрольных разрядов подключен к второму входу элемента ИЛИ, входы второго блока свертки по моду лю два, вторая группа входов схемы, сравнения информационных разрядов й информационные входы регистра ошиб ки подключены к выходам входного регистра, выходы регистра ошибки и де шифратора подключены соответствен но к входам второго и третьего блоков индикации, вход синхронизации регистра ошибки соединен с выходом второго элемента И, выходы приемных регистров являются информационными >

   выходами устройства, выход сбоя уст- , ройства соединен с инверсным выходом триггера сбоя, вход сброса устройст ва соединен с входами сброса всех регистров, с входом сброса триггера сбоя и счетчика.