SU818018A1 - Устройство дл контрол числаЕдиНиц B КОдЕ - Google Patents
Устройство дл контрол числаЕдиНиц B КОдЕ Download PDFInfo
- Publication number
- SU818018A1 SU818018A1 SU792747520A SU2747520A SU818018A1 SU 818018 A1 SU818018 A1 SU 818018A1 SU 792747520 A SU792747520 A SU 792747520A SU 2747520 A SU2747520 A SU 2747520A SU 818018 A1 SU818018 A1 SU 818018A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- code
- inputs
- half adders
- units
- output
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
1
Изобретение относитс к импульсной технике и может быть использовано дл обработки цифровой информации.
Известно устройство дл контрол числа единиц в коде, содержащее блок контрол нечетности, состо щий из полусумматоров, соединенных пирамидально по выходам суммы , входы которого соединены со входами устройства, а выход, соединенный с выходом суммы последнего полусумматора, подключен к выходу Контроль нечетности устройства 1 .
Недостатком этого устройства дл контрол числа единиц в коде вл етс относительно низка достоверность обнаружени ощибки.
Известно устройство дл контрол числа единиц в коде, содержащее группы полусумматоров , входы полусумматоров первой группы соединены с входами устройства дл контрол числа единиц в коде, а входы полусумматоров каждой из следующих групп полусул1маторов соединены с выходами сумм полусумматоров предыдущей группы, выход суммы полусумматора последней группы соединен с выходом устройства дл контрол числа единиц в коде 2.
Недостатком этого устройства вл етс относительно низка достоверность обнаружени ошибок в контролируемом коде.
Цель изобретений - повышение достоверности обнаружени ощибок в контролируемом коде.
Поставленна цель достигаетс тем, что в устройство дл контрол числа единиц в коде, содержащее группы полусумматоров, входы полусумматоров первой группы сое-динены с входами устройства дл контрол
числа единиц в коде, а входы полусумматоров каждой из следующих групп полусумматоров соединены с выходами сумм полусумматоров предыдущей группы,выход суммы полусумматора последней группы соединен с выходом устройства дл контрол
числа единиц в коде, введен элемент ИЛИ, входы которого соединены с выходами переноса полусумматоров, а выход элемента ИЛИ соединен с дополнительным выходом устройства дл контрол единиц в коде.
На чертеже показана структурна схема устройства дл контрол числа единиц в коде.
Устройство дл контрол числа единиц в коде содержит элемент ИЛИ 1 группы 2-4
полусумматоров 5, входы полусумматоров 5 первой группы 3 соединены с входами устройства дл контрол числа единиц в коде, а входы полусумматоров 5 каждой из следующих групп полусумматоров соединены с выходами сумм полусумматоров предыдущей группы, выход суммы полусумматора, последней группы соединен с выходом 6 устройства дл контрол числа единиц в коде , входы элемента ИЛИ соединены с выходами переноса полусумматоров, а выход элемента ИЛИ соединен с дополнительным выходом 7 устройства дл контрол единиц в коде.
Устройство работает следующим образом .
На входы 8 устройства поступает исследуемый код, заданный комбинацией входных бит. Благодар пирамидальному соединению по выходам суммы полусумматоров 5, логическа единица на выходе 6 будет только тогда, когда единица имеетс на нечетном числе входов 8.
На выходах переноса полусумматоров 5, соединенных со входами 8, логическа единица формируетс Б случае равенства логической единицы обоих входных сигналов полусумматоров 5. Если логическа единица будет на входах 8, подключенных к различным полусумматорам 5, то благодар пирамидальному соединению полусумматоров 5, сигнал логической единицы сформируетс на выходах переноса полусумматоров 5, входы которых не соединены непосредственно со входами 8 устройства.
Поскольку все выходы переноса полусумматоров 5 объединены элементом ИЛИ 1, то логическа единица на выходе элемента ИЛИ 1 имеет место, если логическа единица имеетс на выходе переноса хот бы одного полусумматора 5, т. е. если логическа единица будет на двух или более входах 8 устройства.
Таким образом, объединение выходов переноса полусумматоров 5 с помощью дополнительно введенного элемента ИЛИ 1 позвол ет, кроме контрол нечетности входных сигналов, получить информацию о наличии двух и более входных сигналов.
Claims (2)
1.Будинский Я. Логические цепи в цифровой технике. М. «Св зь, 1977, с. 118-120.
2.Шигин А. Г. Цифровые вычислительные машины, М., «Энерги , 1971, с. 199, рис. 9-7 (прототип).(
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792747520A SU818018A1 (ru) | 1979-04-04 | 1979-04-04 | Устройство дл контрол числаЕдиНиц B КОдЕ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792747520A SU818018A1 (ru) | 1979-04-04 | 1979-04-04 | Устройство дл контрол числаЕдиНиц B КОдЕ |
Publications (1)
Publication Number | Publication Date |
---|---|
SU818018A1 true SU818018A1 (ru) | 1981-03-30 |
Family
ID=20819878
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU792747520A SU818018A1 (ru) | 1979-04-04 | 1979-04-04 | Устройство дл контрол числаЕдиНиц B КОдЕ |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU818018A1 (ru) |
-
1979
- 1979-04-04 SU SU792747520A patent/SU818018A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4498174A (en) | Parallel cyclic redundancy checking circuit | |
FR2375658A1 (fr) | Systeme de traitement de donnees comportant une fonction de controle d'erreur | |
US4236247A (en) | Apparatus for correcting multiple errors in data words read from a memory | |
US3555255A (en) | Error detection arrangement for data processing register | |
US3938087A (en) | High speed binary comparator | |
SU818018A1 (ru) | Устройство дл контрол числаЕдиНиц B КОдЕ | |
US3699322A (en) | Self-checking combinational logic counter circuit | |
US3744024A (en) | Circuit for detecting the presence of other than one-bit-out-of-n bits | |
GB1316462A (en) | Method and circuit arrangements for the rror-correction of information | |
US3548376A (en) | Matrix collating system | |
RU1795460C (ru) | Устройство дл определени числа единиц в двоичном коде с контролем | |
SU1068942A1 (ru) | Устройство дл контрол двоичной информации в кодах Бергера | |
SU1478340A1 (ru) | Устройство дл контрол р-кодов Фибоначчи | |
GB2101429A (en) | Device for monitoring thyristors of high-voltage valve | |
SU1103239A1 (ru) | Устройство дл контрол параллельного кода на четность | |
SU809404A1 (ru) | Устройство дл контрол блоковпОСТО ННОй пАМ Ти | |
SU951406A1 (ru) | Запоминающее устройство с самоконтролем | |
SU365708A1 (ru) | Библ'иотщ^ | |
SU415660A1 (ru) | ||
SU1513626A1 (ru) | Устройство для преобразования последовательного кода в параллельный 2 | |
SU794728A1 (ru) | Устройство декодировани сКОРРЕКциЕй ОшибОК | |
SU813434A1 (ru) | Устройство дл контрол регистраСдВигА | |
SU822120A1 (ru) | Устройство дл сокращени избыточностииНфОРМАции | |
SU873235A1 (ru) | Дешифратор | |
SU858115A1 (ru) | Устройство дл контрол блоков посто нной пам ти |