JP2506407B2 - クロック同期式デ―タ伝送方式 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、伝送路を介して入力された複数のビットデ
ータからなるシリアルのデータ信号を、このデータ信号
に同期して入力された同期クロック信号を用いて各ビッ
ト毎に取出して並列のデータ信号へ戻すクロック同期式
データ伝送方式に関する。

〔従来の技術〕

クロック同期式データ伝送方式においては、第３図に
示すように送信すべき例えば８ビットの各ビットデータ
d1〜d8をシリアルのデータＤに組込む。そして、多数の
データを送信する場合は各データD1,…,Dnを一つのシリ
アルのデータ信号ａに組込んで伝送路を介して受信側装
置へ送出する。

この場合、受信側装置で各ビットデータd1〜d8を取出
すための同期クロック信号ｂをデータ信号ａの各データ
d1〜d8の送出タイミングに同期させて受信側装置へ送出
する。

第４図は受信側装置を示す図であり、図示しない伝送
路を介して入力されたシリアルのデータ信号ａは、その
データ信号ａに組込まれたビットデータ数に等しい数の
Ｄ型のフリップフロップ1a,1b,…,1hからなるシフトレ
ジスタ１の先頭のフリップフロップ1aの入力端子Ｄへ入
力される。

シフトレジスタ１の各桁のフリップフロップ1h〜1aの
各出力端子Ｑは受信バッファ２の各入力端子1D〜8Dに接
続され、各フリップフロップ1a〜1hのクロック端子には
前記同期クロック信号ｂが印加される。

このクロック信号ｂのクロック数はカウンタ３にて計
数される。このカウンタ３は入力された同期クロック信
号ｂのクロック数がビットデータ数である８に達すると
受信バッファ２の制御端子Ｇへ取込指令信号ｃを送出す
る。そして取込指令信号ｃを送出すると初期値０にリセ
ットされる。

また、受信バッファ２は制御端子Ｇに取込指令信号ｃ
が入力されると、入力端子1D〜8Dに印加されている８桁
のデータを一度に取込み、各出力端子1Q〜8Qから並列の
データ信号ｄとして出力する。

このような受信側装置において、データ信号ａおよび
同期クロック信号ｂが入力されると、シフトレジスタ１
は同期クロック信号ｂの各クロックに同期して、データ
信号ａの一つのデータＤの各ビットデータd1〜d8を各桁
のフリップフロップ1a〜1hへ順次シフトさせていく。

そして、カウンタ３のカウント値が８に達すると、一
つのデータＤの各ビットデータd1〜d8が各桁のフリップ
フロップ1h〜1aにラッチされているので、この時点でカ
ウンタ３から受信バッファ２へ取込指令信号ｃが送出さ
れる。

すると各桁のフリップフロップ1h〜1aにラッチされて
いる各ビットデータd1〜d8が一度に受信バッファ２に読
込まれて、並列のデータ信号ｄとして出力される。

しかして、入力されたシリアルのデータ信号ａは並列
のデータ信号ｄとして出力される。

しかし、このようなクロック同期式データ伝送方式に
おいては、カウンタ３は同期クロック信号ｂのクロック
を８個カウントすると必ず０にリセットされるので、第
３図に示すように複数のデータD1,D2,…を伝送する場合
に、同期クロック信号ｂに雑音等によりクロックに類似
したパルスが発生すると、その雑音パルスを計数してし
まう。

従って、雑音パルスが発生した時点におけるデータＤ
に伝送エラーが発生するのみならず、カウンタ３のカウ
ント値の同期が外れるために、それ以降の各データＤに
おいて伝送エラーが連続して発生することになる。

このような不都合を解消するために、第３図および第
４図の破線で示すように、送信側から同期クロック信号
ｂの他に、リセット信号ｅを送出して、一つのデータＤ
の送出が終了した時点で、カウンタ３およびシフトレジ
スタ１の各桁のフリップフロップ1a〜1hをリセットする
ことが提唱されている。

〔発明が解決しようとする課題〕

しかしながら、同期クロック信号ｂの他に、リセット
信号ｅを送出すると、送信側装置と受信側装置とを接続
する伝送路にはデータ信号ａを含めて３種類の信号が流
れるので、伝送路の信号線数を増加させる必要がある。
従って、伝送路が長い場合は設備費が増大する問題があ
る。

また、送信側装置でリセット信号ｅを発生させる回路
及び送信機が必要となり、送信側装置の製造費が大幅に
増大する。

本発明は、送信されるシリアルのデータ信号の先頭に
複数ビットからなる開始ビットを付加し、受信側装置の
シフトレジスタの最終段の次に開始ビットを検出する回
路を設けることによって、リセット信号を用いることな
く、一つのデータ受信終了毎にシフトレジスタの各桁を
クリアでき、従って製造費を大幅に増加させることなく
データ伝送誤りを最小限に抑制でき、データ伝送の信頼
性を向上できるクロック同期式データ伝送方式を提供す
ることを目的とする。

〔課題を解決するための手段〕

上述した課題を解決するために本発明は、伝送路を介
して入力された複数のビットデータからなるシリアルの
データ信号を、このデータ信号と同期して入力された同
期クロック信号の各クロックに同期してシフトレジスタ
へ入力させ、全部のビットデータがシフトレジスタの各
桁に入力された時点で各桁に記憶された各ビットデータ
を受信バッファに同時に取込み、この受信バッファから
並列のデータ信号を取出すクロック同期式データ伝送方
式において、シリアルのデータ信号の先頭に付された規
定値を有した複数ビットからなる開始ビットと、シフト
レジスタの最終桁の出力端子に直列接続され、開始ビッ
トのビット数に一致した数のフリップフロップ回路と、
この各フリップフロップ回路にシフトレジスタを介して
入力された開始ビットとクロックとの一致信号を受信バ
ッファへ取込指令信号として送出する第１の論理回路
と、シフトレジスタの各桁の信号入力路に介挿され、各
フリップフロップ回路に入力された開始ビットで各桁へ
の入力信号をクリアする第２の論理回路とを備えたもの
である。

〔作用〕

このように構成されたクロック同期式データ伝送方法
であれば、受信側装置に入力されるシリアルのデータ信
号の先頭に複数ビットからなる開始ビットが付されてい
る。さらに、シフトレジスタの最終桁の次に開始ビット
のビット数に一致する数のフリップフロップ回路が直列
接続されている。そして、データ信号の先頭ビットおよ
び各ビットデータが同期クロック信号の各クロックに同
期してシフトレジスタの各桁およびこのシフトレジスタ
に接続された各フリップフロップ回路へ順次シフトされ
る。そして、先頭ビットが各フリップフロップ回路へシ
フトされると、第１の論理回路が成立して受信バッファ
へ取込指令信号が送出され、この受信バッファはシフト
レジスタの各桁に記憶されている各ビットデータを同時
に取込んで、並列のデータ信号として出力する。

また、第１の論理回路から取込指令信号が送出される
とともに第２の論理回路へ開始ビットに応じた信号が印
加され、シフトレジスタの各桁の入力信号はクリアされ
る。その結果、シフトレジスタの各桁へ次のクロックが
入力されると各桁のビットデータは一斉に０にクリアさ
れる。

〔実施例〕

以下、本発明の一実施例を図面を用いて説明する。

第２図は実施例のクロック同期データ伝送方式におい
て、送信側装置から伝送路を介して受信側装置へ送出さ
れるシリアルのデータ信号ｋおよび同期クロック信号ｍ
を示す波形図である。このデータ信号ｋには、伝送すべ
きd1〜d8の８ビットのデータと、このd1〜d8の８ビット
のデータの先頭に２ビットからなる規定値を有する開始
ビットsb1,sb2が付加されている。この実施例において
は、開始ビットsb1,sb2は共に〔１〕（Ｈレベル）の規
定値を有する。

従って、このデータ信号ｋは一つのデータを送信する
ために合計10個のビットデータsb1,sb2,d1〜d8を有して
いる。

そして、この10個のビットデータからなるデータ信号
ｋに同期して、図示するようなデータ信号ｋの各ビット
データの中央位置で立上る連続するクロックを有した同
期クロック信号ｍが送出される。

説明を簡単にするために各クロックに符号を付す。す
なわち、開始ビットsb1に対応するクロックを＃１と
し、開始ビットsb2に対応するクロックを＃２とし、ビ
ットデータd1に対応するクロックを＃３とする。以下同
様に各クロックに＃を付し、最終ビットデータd8に対応
するクロックを＃10とし、その＃10のクロックの次のク
ロックを＃11とする。

第１図は受信側装置を示す回路図である。送信側装置
から図示しない伝送路を介して入力された第２図に示し
たシリアルのデータ信号ｋおよび同期クロック信号ｍは
シフトレジスタ４に入力される。

このシフトレジスタ４は８個の同一構成のＤ型フリッ
プフロップ4a〜4hを直列接続したものであり、データ信
号ｋに含まれるビットデータd1〜d8の数に対応した８桁
構成となっている。

また、各Ｄ型フリップフロップ4a〜4hの入力端子Ｄへ
の信号入力路には第２の論理回路としてのアンドゲート
5a〜5hが介挿されている。すなわち、入力されたデータ
信号ｋはアンドゲート5aを介して１桁目のＤ型フリップ
フロップ4aの入力端子Ｄへ入力し、１桁目のＤ型フリッ
プフロップ4aの出力端子Ｑの出力信号はアンドゲート5b
を介して２桁目のＤ型フリップフロップ4bの入力端子Ｄ
へ入力されている。

そして、最終８桁目のＤ型フリップフロップ4hの出力
端子Ｑの出力信号はアンドゲート6aを介してシフトレジ
スタ４の各Ｄ型フリップフロップ4a〜4hと同一構成のフ
リップフロップ回路7aの入力端子Ｄに入力され、さらに
フリップフロップ回路7aの出力端子Ｑの出力信号はアン
ドゲート6bを介してフリップフロップ回路7bの入力端子
Ｄに入力される。

フリップフロップ回路7a,7bの出力端子Ｑの出力信号
はナンドゲート10に入力されて論理積値が算出され、フ
リップフロップ回路7a,7bの各出力信号が共にＨレベル
になったときにナンドゲート10からＬレベルの出力信号
ｈが、第１の論理回路としてのノアゲート８の一方の入
力端子へ入力されるとともにシフトレジスタ４内に介挿
された各アンドゲート5a〜5hおよびフリップフロップ回
路7a,7bの信号入力路に介挿されたアンドゲート6a,6bの
他方の入力端子へ入力される。

前記同期クロック信号ｍはシフトレジスタ４の各Ｄ型
フリップフロップ4a〜4hの各クロック端子へ入力される
とともに、ノアゲート８の他方の入力端子へ入力され
る。

前記ノアゲート８の出力信号は取込指令信号ｉとして
受信バッファ９の制御端子Ｇへ入力される。

また、シフトレジスタ４の各桁のＤ型フリップフロッ
プ4h〜4aの各出力信号は前記受信バッファ９の各入力端
子1D〜8Dへ印加される。前記受信バッファ９は、制御端
子ＧにＨレベルの取込指令信号ｉが入力されると各入力
端子1D〜8Dに印加されている前記シフトレジスタ４の各
Ｄ型フリップフロップ4h〜4aの各出力信号の各ビットデ
ータd1〜d8を内部に取込んで、各出力端子1Q〜8Qから並
列のデータ信号ｊとして出力する。

次にこのように構成された受信側装置の動作を説明す
る。まず、データ信号ｋが入力されていない状態におい
ては、シフトレジスタ４を構成する各Ｄ型フリップフロ
ップ4a〜4hおよびフリップフロップ回路7a,7bはリセッ
ト状態であり、各出力端子ＱがＬ（０）レベルであり、
各出力端子ＱがＨ（１）レベルである。したがって、ナ
ンドゲート10から各アンドゲート5a〜5h,6a,6bへの出力
信号ｈはＨレベル状態になっている。

そして、データ信号ｋと同期クロック信号ｍが第２図
に示すタイミングで入力されると、データ信号ｋの先頭
のＨ（１）レベルの開始ビットsb1がアンドゲート5aを
介してシフトレジスタ４の先頭のＤ型フリップフロップ
4aの入力端子Ｄへ印加される。そして、同期クロック信
号ｍの＃１のクロックの立上りでその開始ビットsb1が
先頭のＤ型フリップフロップ4aに入力され、Ｄ型フリッ
プフロップ4aがセットされ、出力端子ＱがＨレベルへ反
転する。

続いてＨ（１）レベルの開始ビットsb2がアンドゲー
ト5aを介してシフトレジスタ４の先頭のＤ型フリップフ
ロップ4aの入力端子Ｄへ印加される。そして、同期クロ
ック信号ｍの＃２のクロックの立上りで開始ビットsb1
が２段目のＤ型フリップフロップ4bに入力されるととも
に開始ビットsb2が先頭のＤ型フリップフロップ4aに入
力され、Ｄ型フリップフロップ4b,4aがそれぞれセット
され、その各出力端子ＱがＨレベルへ反転する。

このように、同期クロック信号ｍの各クロックが立上
る度に、データ信号ｋの開始ビットsb1,sb2および各ビ
ットデータd1〜d8がシフトレジスタ４の各Ｄ型フリップ
フロップ4a〜4hおよびフリップフロップ回路7a,7bをシ
フトしていく。

そして、＃10のクロックの立上りに同期して開始ビッ
トsb2,sb1がフリップフロップ回路7a,7bへ到達し、フリ
ップフロップ回路7a,7bがセットされると、その各出力
端子Ｑが共にＨレベルになる。

しかしてナンドゲート10が成立して、Ｌレベルの出力
信号ｈがノアゲート８に印加される。その結果、＃10の
クロックのＬレベルでノアゲート８が成立して、このノ
アゲート８からＨレベルの取込指令信号ｉが受信バッフ
ァ９の制御端子Ｇへ送出される。

この状態においては、シフトレジスタ４の各Ｄ型フリ
ップフロップ4h〜4aの各出力端子Ｑの信号レベルはデー
タ信号ｋの各ビットデータd1〜d8になっているので、受
信バッファ９は各入力端子1D〜8Dに印加されている各ビ
ットデータd1〜d8を内部を取込み、各出力端子1Q〜8Qか
ら並列のデータ信号ｊとして出力する。

そして、同期クロック信号ｍの＃11のクロックが立上
ると、各Ｄ型フリップフロップ4a〜4hおよびフリップフ
ロップ回路7a,7bは入力端子Ｄのデータを取込むが、各
アンドゲート5a〜5h,6a,6bの一方の入力端子にはＬレベ
ルの出力信号ｈが印加されているので、各入力端子Ｄの
信号レベルはＬレベルである。

よって、各Ｄ型フリップフロップ4a〜4h及びフリップ
フロップ回路7a,7bは＃11のクロックの立上りで一斉に
クリアされ、リセット状態へ移行する。

フリップフロップ回路7a,7bがクリアされると、出力
信号ｈが元のＨレベルへ戻る。その結果、ノアゲート８
の成立状態が解除され、ノアゲート８から受信バッファ
９へ送出されているＨレベルの取込指令信号ｉも解除さ
れる。

こうして送信装置側から伝送路を介して入力れたシリ
アルのデータ信号ｋは並列のデータ信号ｊへ変換され
る。

このような構成において、同期クロック信号ｍに、伝
送路を伝送中に雑音等によって、雑音パルスが混入さ
れ、この雑音パルスの立上りで各Ｄ型フリップフロップ
4a〜4hおよびフリップフロップ7a,7bが動作する場合が
発生すると、最終のビットデータd8が先頭のＤ型フリッ
プフロップ4aに入力されない状態で各Ｄ型フリップフロ
ップ4a〜4hの各出力端子Ｑの信号レベルが受信バッファ
９へ取込まれるので、８個のビットデータd1〜d8からな
る該当データＤはデータ伝送エラーとなる。

しかし、一旦受信バッファ９に対する取込指令信号ｉ
が送出されると、次のクロックの立上りで、各Ｄ型フリ
ップフロップ4a〜4hおよびフリップフロップ回路7a,7b
はリセット状態へクリアされるので、同期ずれに起因す
るデータ伝送エラーは雑音が発生したデータＤのみに限
定され、次のデータに影響を及さない。すなわち、同期
クロック信号ｍのクロック数を開始ビットsb1,sb2を含
む全ビットデータ数に１を加算した数以上に設定すれ
ば、別途リセット信号を導入することなく、雑音に起因
するデータ伝送エラー発生を最少限に抑制することが可
能となる。よって、製造費を低減できる。

また、開始ビットsb1,sb2を実施例のように「1,1」の
データとすることによって、データ受信の開始がデータ
線上の「1,1」のデータで始まり、同期クロック信号ｍ
のみでは開始されないので、１本の同期クロック信号線
に対して複数のデータ線を対応させることが可能とな
り、伝送路を構成する信号線の本数をさらに低減でき
る。

さらに、フリップフロップ回路7a,7bの出力信号が共
にＨレベルになった時のみＬレベルの出力信号ｈが送出
されるので、雑音等によって同期がずれて、フリップフ
ロップ回路7a,7bに正規の「1,1」のビットデータ以外の
ビットデータが設定されると、取込指令信号ｉが出力さ
れない。したがって、誤ったデータが受信バッファ９へ
取込まれる確率がさらに低減する。

このように、開始ビットのビット数を２ビットにする
ことによって、誤ったデータを取込む確率をより低減で
きる。すなわち、開始ビットをｎ（≧２）ビットに設定
すると、誤りデータの１の連続が（ｎ−１）個までのデ
ータであると、その誤りデータを消滅できる。

〔発明の効果〕

以上説明したように本発明のクロック同期式データ伝
送方式によれば、送信されるシリアルのデータ信号の先
頭に複数ビットからなる開始ビットを付加し、受信側装
置のシフトレジスタの最終段の次に開始ビットを検出す
る回路を設けている。よって、リセット信号を用いるこ
となく、一つのデータ受信終了毎にシフトレジスタの各
桁をクリアできるので、製造費を大幅に増加することな
く、データ伝送誤りを最少限に抑制でき、データ伝送の
信頼性を向上できる。

【図面の簡単な説明】

第１図は本発明の一実施例に係わる受信側装置を示す回
路図、第２図はクロック同期式データ伝送方式における
データ信号および同期クロック信号を示す波形図、第３
図は従来方式におけるデータ信号および同期クロック信
号を示す波形図、第４図は同従来方式の受信側装置を示
す回路図である。 ４……シフトレジスタ、5a〜5h……アンドゲート（第２
の論理回路）、7a,7b……フリップフロップ回路、８…
…ノアゲート（第１の論理回路）、９……受信バッフ
ァ、ｋ……データ信号、ｍ……同期クロック信号。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】伝送路を介して入力された複数のビットデ
   ータからなるシリアルのデータ信号を、このデータ信号
   と同期して入力された同期クロック信号の各クロックに
   同期してシフトレジスタへ入力させ、全部のビットデー
   タがシフトレジスタの各桁に入力された時点で各桁に記
   憶された各ビットデータを受信バッファに同時に取込
   み、この受信バッファから並列のデータ信号を取出すク
   ロック同期式データ伝送方式において、 前記シリアルのデータ信号の先頭に付された規定値を有
   した複数ビットからなる開始ビットと、前記シフトレジ
   スタの最終桁の出力端子に直列接続され、前記開始ビッ
   トのビット数に一致した数のフリップフロップ回路と、
   この各フリップフロップ回路に前記シフトレジスタを介
   して入力された前記開始ビットと前記クロックとの一致
   信号を前記受信バッファへ取込指令信号として送出する
   第１の論理回路と、前記シフトレジスタの各桁の信号入
   力路に介挿され、前記各フリップフロップ回路に入力さ
   れた前記開始ビットで各桁への入力信号をクリアする第
   ２の論理回路とを備えたことを特徴とするクロック同期
   式データ伝送方式。