JPS624960Y2 - - Google Patents

Description

【考案の詳細な説明】 この考案は複数伝送されてくるデジタル・デー
タを記憶保持するときなどに使用されるシフトレ
ジスタを制御するシフトレジスタ制御装置に関す
る。

たとえばカラーテレビジヨン受像機に使用され
るリモートコントロール装置において、データを
伝送する場合は、まずデータ伝送開始信号が送ら
れ、続いてシリアルデータが伝送される。このよ
うなデータを受信する受信装置には、上記データ
を格納するためのシフトレジスタが用いられる。
一般に、このシフトレジスタにおいて、上記デー
タを格納する場合には、データのビツト数に相当
する段数を持つシフトレジスタを用意する。そし
て、シフトレジスタの駆動クロツクは、データの
最初のビツトから開始し、最後のビツトの後で停
止させるようにしている。

この種従来のシフトレジスタ制御装置は、第１
図に示すように構成されている。第１図におい
て、１１はデータ入力端、１２は基本クロツク入
力端、１３は読出し制御信号入力端、１４はスタ
ートパルス入力端である。このスタートパルス入
力端１４には、データが伝送されてくる直前にス
タートパルスが入力する。このスタートパルスに
よつてフリツプフロツプ回路１６はセツトされ
る。このフリツプフロツプ回路１６がセツトされ
ると、その出力は、オア回路１７を介してアンド
回路１８のゲートを開き導通状態とする。これに
よつて、アンド回路１８は、基本クロツク入力端
１２からのクロツクパルスを出力する。このクロ
ツクパルスは、ｎビツトのシフトレジスタ１９の
シフトパルス入力端に加えられるとともに、計数
カウンタ２０の入力端に加えられる。

シフトレジスタ１９は、クロツクパルスが入力
されると、そのデータ入力端１１のデータを格納
し始める。また計数カウンタ２０は、前記到来デ
ータのビツト数に応じた段数を備えている。そし
て、計数カウンタ２０は、その計数状態が到来デ
ータのビツト数に達したとき、アンド回路２１を
介してフリツプフロツプ回路１６をリセツトす
る。これによつてシフトレジスタ１９へのクロツ
クパルスは停止され、シフトレジスタ１９はデー
タの格納を終了することになる。また、格納した
データを読出す場合、読出し制御信号入力端１３
に読出しパルスが加えられる。この読出しパルス
は、オア回路１７を介してアンド回路１８に加え
られこのアンド回路１８のゲートを開き導通状態
とする。これによつて、クロツクパルスがシフト
レジスタ１９に加わるようになり、このシフトレ
ジスタ１９に格納されているデータが出力端２２
へ導出される。

しかしながら上記のシフトレジスタ制御装置に
あつては、駆動用のクロツクパルスを計数する計
数カウンタ２０の段数は、到来ビツト数が多くな
る程増加させる必要がある。このため集積回路化
した場合、特にチツプ面積が増大し、信頼性、歩
留り等に重大に影響する。さらに、計数カウンタ
は段数が多くなる程後段の出力が遅れカウンタ入
力の周波数が大きい場合には計数検出が遅れ、ク
ロツク停止が１ビツト遅れる等の問題が生じる。

この考案は上記従来の事情に鑑みてなされたも
ので、従来計数カウンタを用いることにより生じ
ていた不具合を、簡単な構成によつて解決し得、
シフトレジスタのデータの格納動作及びクリア動
作を正確なものとし得るシフトレジスタ制御装置
を提供することを目的とする。

以下この考案の一実施例を第２図及び第３図を
参照して説明する。

第２図において２５はデータ入力端、２６は基
本クロツク入力端、２７は読出し制御信号入力
端、２８はスタートパルス入力端である。データ
入力端２５は、オア回路２９の一方の入力端に接
続され、このオア回路３０の出力端はアンド回路
３０の一方の入力端に接続されている。そしてこ
のアンド回路３０の出力端はｎビツトのシフトレ
ジスタ３１の入力端に接続されている。このシフ
トレジスタ３１の出力端は、データ読出し出力端
３２に接続されるとともに１ビツトレジスタ３３
に接続されている。

前記基本クロツク入力端２６は、アンド回路３
４の一方の入力端に接続されるとともに、前記１
ビツトシフトレジスタ３３の駆動パルス入力端３
３_１に接続されている。また前記アンド回路３４
の出力端は、前記ｎビツトのシフトレジスタ３１
の駆動パルス入力端３１_１に接続されている。さ
らにまた、前記基本クロツク入力端２６は、イン
バータ３５を介してアンド回路３６の一方の入力
端に接続されている。

前記読出しパルス入力端２７は、オア回路３７
の一方の入力端に接続されている。そして、この
オア回路３７の出力端は前記アンド回路３４の他
方の入力端に接続されている。

次に前記スタートパルス入力端２８は、フリツ
プフロツプ回路３８のセツト入力端に接続される
とともに、前記オア回路２９の他方の入力端に接
続されている。このフリツプフロツプ回路３８の
出力端は、前記オア回路３７の他方の入力端に接
続されるとともに、前記アンド回路３０の他方の
入力端に接続されている。また前記フリツプフロ
ツプ回路３８のリセツト入力端には、前記アンド
回路３６の出力端が接続されている。そしてこの
アンド回路３６の他方の入力端には、前記１ビツ
トシフトレジスタ３３の出力端が接続されてい
る。

この考案の一実施例は上記の如く構成されるも
ので、以下第３図をも参照しながら動作を説明す
る。

まず、第３図において、同図ａのパルスを基本
クロツクパルス、同図ｂのパルスをスタートパル
ス（STP）、同図ｃのパルスをｎビツトの到来デ
ータパルスとする。

スタートパルス（STP）がスタートパルス入力
端２８に入力すると、フリツプフロツプ回路３８
はその出力端Ｑの論理レベルが“１”となる。こ
の出力は、オア回路３７を介してアンド回路３４
の入力端、つまりクロツク印加制御信号入力端に
加えられ、このアンド回路３４を導通状態とす
る。このアンド回路３４を通つたクロツクパルス
は、シフトレジスタ３１の駆動パルス入力端に加
えられる。また、フリツプフロツプ回路３８の出
力はアンド回路３０を導通状態とする。フリツプ
フロツプ回路３８の出力Sdは第３図ｄの如くあ
らわされる。この状態においては、第３図ｅに示
すようにシフトレジスタ３１に駆動パルスSeが
入力する。これによつて第３図に示すようなデ
ータがアンド回路３０を通して格納用のデータＳ
としてシフトレジスタ３１に入力する。この場
合格納用のデータＳとしては、スタートパルス
STPも含む。したがつてシフトレジスタ３１は、
スタートパルスから順次データを読み込む。

駆動パルスSeがｎ個になると、シフトレジス
タ３１のｎ段目には、スタートパルスSTPが転送
されてくる。（第３図ｇ）次に駆動パルスSeがｎ
＋１個加わると、データの最初のビツトがシフト
レジスタ３１のｎ段目に格納され、ｎ−１段目に
は２ビツト目のデータ、ｎ−２段目には３ビツト
目のデータ、２段目にはｎ−１ビツト目のデー
タ、１段目にはｎビツト目のデータが格納され、
全データが格納されたことになる。

このように、シフトレジスタ３１に全データが
格納された時点で、停止させるには、駆動パルス
をｎ＋１個目で停止させる必要がある。

シフトレジスタ３１のｎ段目にｎ個目の駆動パ
ルスで格納されたスタートパルスSTPは、さらに
ｎ＋１個目の駆動パルスが加えられた時点で、１
ビツトシフトレジスタ３３に格納される。（第３
図ｈ参照）この１ビツトシフトレジスタ３３の駆
動パルスとして直接基本クロツクパルスを用いて
いるのは、駆動パルスが停止した場合にスタート
パルスが格納されたまま残るのを防止するためで
ある。

この１ビツトシフトレジスタ３３に格納された
スタートパルスは、さらにアンド回路３６におい
て、基本クロツクを反転した信号との論理積がと
られ第３図ｉに示す信号となる。この信号は、停
止信号としてフリツプフロツプ回路３８のリセツ
ト端子に加えられる。この結果、フリツプフロツ
プ回路３８の出力Ｑは、その時点で“１”から
“０”と戻り駆動パルスはｎ＋１個目でタイミン
グ良く停止し、データの格納が完了することにな
る。尚、格納したデータを読出す場合は、読出し
制御信号入力端２７に読出しパルスが加えられ
る。この読出しパルスは、オア回路３７を介して
アンド回路３４を導通状態とし、駆動パルスをシ
フトレジスタ３１に加える。これによつて出力端
３２にはデータが読出される。データ読出し時に
おいてシフトレジスタ３１に入力するデータＳ_f
は、上記フリツプフロツプ回路３８の出力Ｑが
“０”となつているので、入力端２５に加わるデ
ータに拘らず“０”である。従つて、シフトレジ
スタ３１に格納したデータを全て読出した時点
で、シフトレジスタ３１の内容は全て“０”とな
りクリアされる。シフトレジスタ３３には、上述
した様に直接基本クロツクパルスが駆動パルスと
して与えられているので、シフトレジスタ３１が
クリアされた直後に、やはりクリアされることに
なる。即ち、データ読出し終了時点でシフトレジ
スタ３１，３３はクリアされており、引き続きデ
ータ格納動作を行なうことが可能となる。

上記したこの考案のシフトレジスタ制御装置に
よると、まずｎビツトのシフトレジスタの入力端
には、通常は分離されて扱われるデータとスター
トパルスとを再度組合せて入力するように構成す
るものである。次に、ｎビツトのシフトレジスタ
の出力端にスタートパルスが転送されてきた場合
にこれを格納するための１ビツトシフトレジスタ
を設けるものである。更に、この１ビツトのシフ
トレジスタには常時基本クロツクが加えられるよ
うに構成してクリア動作を正確にしておくように
なされる。そして、前記１ビツトのシフトレジス
タに格納されたスタートパルスと、基本クロツク
を反転した信号との論理積によつて、フリツプフ
ロツプ回路をリセツトし、ｎ＋１個目の基本クロ
ツクでタイミング良く停止信号を得るものであ
る。

この結果従来の如く駆動クロツクを計数カウン
タで計数するような必要がなく、計数カウンタを
省略できる。また、ｎビツトのシフトレジスタの
ビツト数の増大にもかかわらずこの制御手段によ
ると同様な構成のものを適用できる。したがつ
て、集積回路化してもそのチツプ面積が増えるこ
ともない。また、従来のように計数カウンタを用
いないので、カウンタによるカウンタ出力後段の
遅れによる問題、計数誤まりに起因する誤動作を
解消できる。更に、データ読出し時にシフトレジ
スタのクリア動作が行なわれるため、データ格納
時に先立つてシフトレジスタを改めてクリアする
必要がなく、制御が容易となる。

以上説明したようにこの考案は従来計数カウン
タを用いることにより生じていた不具合を、簡単
な構成によつて解決し得、シフトレジスタのデー
タ格納動作及びクリア動作を正確なものとし得る
シフトレジスタ制御装置を提供できる。

【図面の簡単な説明】

第１図は従来のシフトレジスタ制御装置を示す
構成説明図、第２図はこの考案の一実施例による
シフトレジスタ制御装置を示す構成説明図、第３
図ａ〜ｉは第２図の装置の動作を説明するのに示
した各部信号のタイムチヤートである。 ３１……シフトレジスタ、３３……１ビツトシ
フトレジスタ、３５……インバータ、３６……ア
ンド回路、３８……フリツプフロツプ回路。

Claims (1)

1. 【実用新案登録請求の範囲】 データ入力端子に印加されるシリアルデータを
   シフトクロツク端子に印加されるクロツクに応じ
   て順次シフトしデータ出力端子に出力するシフト
   レジスタの制御装置であつて、指標データによつ
   て該シリアルデータの格納完了を検知するシフト
   レジスタ制御装置において、 セツト端子及びリセツト端子を有し、前記シフ
   トレジスタへのシリアルデータの格納開始を示し
   シフトされた後は指標データとして機能するスタ
   ート信号よつてセツトされ、このセツト状態にお
   いて前記シフトレジスタへクロツクを供給するた
   めのクロツク印加制御信号を出力するクロツク制
   御信号発生手段と、 クロツク入力端子を有し、前記クロツク制御信
   号発生手段から出力されるクロツク印加制御信号
   に従つて、前記シフトクロツク端子にクロツクを
   印加するクロツクゲート手段と、 前記クロツク印加制御信号に従つて、前記デー
   タ入力端子に前記スタート信号及びシリアルデー
   タとクリアデータとを選択的に印加するデータゲ
   ート手段と、 前記シリアルデータのシフト動作後に前記デー
   タ出力端子から出力され指標データとして機能す
   る前記スタート信号によつて、前記クロツク制御
   信号発生手段のリセツト端子にセツト信号を印加
   するリセツト手段とを具備し、 前記シフトレジスタへのシリアルデータ格納完
   了後には、前記シフトレジスタへ前記クリアデー
   タを格納することによつてクリア動作を行なうこ
   とを特徴とするシフトレジスタ制御装置。