JPH05333808A - 表示駆動回路 - Google Patents
表示駆動回路Info
- Publication number
- JPH05333808A JPH05333808A JP4139144A JP13914492A JPH05333808A JP H05333808 A JPH05333808 A JP H05333808A JP 4139144 A JP4139144 A JP 4139144A JP 13914492 A JP13914492 A JP 13914492A JP H05333808 A JPH05333808 A JP H05333808A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- output
- pulse
- count
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3685—Details of drivers for data electrodes
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Liquid Crystal Display Device Control (AREA)
Abstract
(57)【要約】
【目的】 パネルのライン数に係わり無く表示動作が正
常に行われる駆動回路を提供する。 【構成】 スタートパルス信号ＳＰでラッチ回路１１が
リセットされ、スタートパルス信号ＳＰとラッチ回路１
１のローアクティブ出力信号ＢとのＡＮＤ回路１３の出
力信号Ｃがカウント回路１２をリセットする。カウント
回路１２はリセット後のクロック信号ＣＫを計数し、チ
ップ１の接続段数目の数に応じた所定の数に達した時点
でデータパルス信号ＤＩＮを出力する。ラッチ回路１１
はスタートパルス信号ＳＰでリセットされ、カウント回
路１２のデータパルス信号ＤＩＮでセットされ、ラッチ
回路１１の出力信号Ｂはスタートパルス信号ＳＰと共に
ＡＮＤ回路１３の入力信号とされ、その出力信号Ｃによ
ってカウント回路１２のリセットがされる。よってスタ
ートパルス信号ＳＰのカウント回路１２への確実な伝達
と、カウント回路１２のカウント動作中の再度の誤リセ
ットの防止がなされる。この作用は、パネルのライン数
およびチップ数に係わり無くシフトレジスタ１３の動作
を安定化させる。
常に行われる駆動回路を提供する。 【構成】 スタートパルス信号ＳＰでラッチ回路１１が
リセットされ、スタートパルス信号ＳＰとラッチ回路１
１のローアクティブ出力信号ＢとのＡＮＤ回路１３の出
力信号Ｃがカウント回路１２をリセットする。カウント
回路１２はリセット後のクロック信号ＣＫを計数し、チ
ップ１の接続段数目の数に応じた所定の数に達した時点
でデータパルス信号ＤＩＮを出力する。ラッチ回路１１
はスタートパルス信号ＳＰでリセットされ、カウント回
路１２のデータパルス信号ＤＩＮでセットされ、ラッチ
回路１１の出力信号Ｂはスタートパルス信号ＳＰと共に
ＡＮＤ回路１３の入力信号とされ、その出力信号Ｃによ
ってカウント回路１２のリセットがされる。よってスタ
ートパルス信号ＳＰのカウント回路１２への確実な伝達
と、カウント回路１２のカウント動作中の再度の誤リセ
ットの防止がなされる。この作用は、パネルのライン数
およびチップ数に係わり無くシフトレジスタ１３の動作
を安定化させる。
Description
【０００１】
【産業上の利用分野】本発明は、電子機器、より詳細に
は表示パネル等の駆動回路に関するものである。
は表示パネル等の駆動回路に関するものである。
【０００２】
【従来の技術】従来技術に基づく表示パネルの駆動回路
が図３に、また同回路の信号のタイミングが図４および
図５に示されている。図３の従来の表示駆動回路の回路
構成は、複数個のレジスタのチップを縦続接続して用い
る場合には、そのチップの出力順になるとカウント回路
より出力されるデータパルス信号ＤＩＮとラッチ回路の
出力信号ＱＡの論理積をデータ入力としてシフトレジス
タに入力され、その最終チップの出力が終るとラッチ回
路をセットして次のスタートパルス信号ＳＰによってリ
セットされるまで動作しないようにしていた。このラッ
チ回路は、図４に示すように全出力を出力するのに、ｎ
個のクロック信号を必要とするチップが２個縦続接続さ
れている場合には、パルスＳＰの間隔がクロック２ｎ個
分以上あるとき、ラッチされた出力信号が再度データ信
号ＤＩＮとして入力され、誤ったデータが出力されるの
を防止する役目を果たしていた。
が図３に、また同回路の信号のタイミングが図４および
図５に示されている。図３の従来の表示駆動回路の回路
構成は、複数個のレジスタのチップを縦続接続して用い
る場合には、そのチップの出力順になるとカウント回路
より出力されるデータパルス信号ＤＩＮとラッチ回路の
出力信号ＱＡの論理積をデータ入力としてシフトレジス
タに入力され、その最終チップの出力が終るとラッチ回
路をセットして次のスタートパルス信号ＳＰによってリ
セットされるまで動作しないようにしていた。このラッ
チ回路は、図４に示すように全出力を出力するのに、ｎ
個のクロック信号を必要とするチップが２個縦続接続さ
れている場合には、パルスＳＰの間隔がクロック２ｎ個
分以上あるとき、ラッチされた出力信号が再度データ信
号ＤＩＮとして入力され、誤ったデータが出力されるの
を防止する役目を果たしていた。
【０００３】
【発明が解決しようとする課題】しかしながら、複数個
のチップを縦続接続した時２番目以降のチップが動作中
に図５のように、パルスＳＰを入力して新規に１番目の
チップを動作させた時、パルスＳＰによりラッチ回路が
リセットされてもまだそのチップの最終のｎ段にシフト
信号が出力されていないため、最終段のシフト信号ｎが
出力された時点で再度セットされてしまい、そのチップ
出力順になった時に入力されるパルスＤＩＮが受けられ
ない。そのため、そのチップはパルスＳＰが１回おきに
しか出力されず、チップの使用方法によってはパネルの
表示に支障を来すことがあった。
のチップを縦続接続した時２番目以降のチップが動作中
に図５のように、パルスＳＰを入力して新規に１番目の
チップを動作させた時、パルスＳＰによりラッチ回路が
リセットされてもまだそのチップの最終のｎ段にシフト
信号が出力されていないため、最終段のシフト信号ｎが
出力された時点で再度セットされてしまい、そのチップ
出力順になった時に入力されるパルスＤＩＮが受けられ
ない。そのため、そのチップはパルスＳＰが１回おきに
しか出力されず、チップの使用方法によってはパネルの
表示に支障を来すことがあった。
【０００４】本発明の目的は、この欠陥の発生を改善し
た駆動回路の提供にある。
た駆動回路の提供にある。
【０００５】
【課題を解決するための手段】本発明の表示駆動回路
は、一定の周期を有するパルス信号を受容するリセット
端子及びセット端子を有するするラッチ回路と、ラッチ
回路の出力信号とパルス信号を受容する論理積回路と、
論理積回路の出力信号を受容するリセット端子及びクロ
ック信号を受容するカウント端子を有しており、論理積
信号を受容してからカウント信号のパルス数が予め定め
られた一定の値に達するごとにデータパルスを出力する
カウント回路と、データパルスをデータ信号入力端子に
受容しクロック信号をクロック入力端子に受容するシフ
トレジスタとを有しており、データパルスはラッチ回路
のセット端子に供給されることを特徴とする。
は、一定の周期を有するパルス信号を受容するリセット
端子及びセット端子を有するするラッチ回路と、ラッチ
回路の出力信号とパルス信号を受容する論理積回路と、
論理積回路の出力信号を受容するリセット端子及びクロ
ック信号を受容するカウント端子を有しており、論理積
信号を受容してからカウント信号のパルス数が予め定め
られた一定の値に達するごとにデータパルスを出力する
カウント回路と、データパルスをデータ信号入力端子に
受容しクロック信号をクロック入力端子に受容するシフ
トレジスタとを有しており、データパルスはラッチ回路
のセット端子に供給されることを特徴とする。
【０００６】
【作用】本発明の表示駆動回路は、スタートパルス信号
でラッチ回路がリセットされ、カウント回路はラッチ回
路の出力信号Ｂとスタートパルス信号の論理積出力信号
Ｃでリセットされる。カウント回路はリセット動作で初
期化された後、クロック信号を計数し、計数が予め設定
された所定値に達した時点でデータパルス信号を出力す
る。データパルス信号はシフトレジスタへの入力信号と
されると共にラッチ回路のセット信号として用いられ
る。
でラッチ回路がリセットされ、カウント回路はラッチ回
路の出力信号Ｂとスタートパルス信号の論理積出力信号
Ｃでリセットされる。カウント回路はリセット動作で初
期化された後、クロック信号を計数し、計数が予め設定
された所定値に達した時点でデータパルス信号を出力す
る。データパルス信号はシフトレジスタへの入力信号と
されると共にラッチ回路のセット信号として用いられ
る。
【０００７】ラッチ回路はスタートパルス信号の入力か
らカウント回路のデータパルス信号出力までその出力信
号Ｂが保持され、カウント回路のリセット動作がラッチ
回路の出力信号Ｂにより制御される。
らカウント回路のデータパルス信号出力までその出力信
号Ｂが保持され、カウント回路のリセット動作がラッチ
回路の出力信号Ｂにより制御される。
【０００８】
【実施例】以下に本発明の実施例を図面を参照して詳細
に説明する。図１は本発明の実施例を示す回路図であ
る。図１の表示駆動回路はラッチ回路１１、カウント回
路１２、ＡＮＤ回路１３、シフトレジスタ１４および出
力端子１４1 〜１４n により構成される。
に説明する。図１は本発明の実施例を示す回路図であ
る。図１の表示駆動回路はラッチ回路１１、カウント回
路１２、ＡＮＤ回路１３、シフトレジスタ１４および出
力端子１４1 〜１４n により構成される。
【０００９】スタートパルスＳＰはラッチ回路１１およ
びＡＮＤ回路１３へ入力される。ＡＮＤ回路１３はスタ
ートパルスＳＰおよびラッチ回路のローアクティブ出力
信号Ｂを入力信号とし、出力信号Ｃはカウント回路１２
へ入力され同回路１２を初期化する。クロックＣＫはカ
ウント回路１２およびシフトレジスタ１４へ入力され各
々の回路はクロックＣＫに同期して動作する。カウント
回路１２は縦続接続をする時の内部カウント回路であ
り、出力信号Ｃの入力時を初期値としてクロックＣＫを
カウントし、予め設定されたカウント数に達した時点に
データパルスＤＩＮを出力する。カウント回路１２の出
力するデータパルスＤＩＮはシフトレジスタ１４へ入力
され、クロックＣＫに同期して順次出力端子１４1 〜１
４n へシフト信号が出力される。
びＡＮＤ回路１３へ入力される。ＡＮＤ回路１３はスタ
ートパルスＳＰおよびラッチ回路のローアクティブ出力
信号Ｂを入力信号とし、出力信号Ｃはカウント回路１２
へ入力され同回路１２を初期化する。クロックＣＫはカ
ウント回路１２およびシフトレジスタ１４へ入力され各
々の回路はクロックＣＫに同期して動作する。カウント
回路１２は縦続接続をする時の内部カウント回路であ
り、出力信号Ｃの入力時を初期値としてクロックＣＫを
カウントし、予め設定されたカウント数に達した時点に
データパルスＤＩＮを出力する。カウント回路１２の出
力するデータパルスＤＩＮはシフトレジスタ１４へ入力
され、クロックＣＫに同期して順次出力端子１４1 〜１
４n へシフト信号が出力される。
【００１０】ラッチ回路１１はリセットがスタートパル
スＳＰにより、またセットがカウント回路１２の出力信
号であるデータパルスＤＩＮによってなされる。ラッチ
回路１１の出力信号Ｂは、スタートパルスＳＰと共にＡ
ＮＤ回路１３の入力信号とされ、同回路１３の出力信号
Ｃはカウント回路１２のリセット信号とされる。
スＳＰにより、またセットがカウント回路１２の出力信
号であるデータパルスＤＩＮによってなされる。ラッチ
回路１１の出力信号Ｂは、スタートパルスＳＰと共にＡ
ＮＤ回路１３の入力信号とされ、同回路１３の出力信号
Ｃはカウント回路１２のリセット信号とされる。
【００１１】図１の回路の動作において、例えば縦続接
続された２個のチップ１の第２のチップを表わしたもの
とした場合、チップ１には所定の数値がカウント数とし
て設定されている。この所定の数値は第１のチップのシ
フト信号と第２のチップのシフト信号とが継続して出力
されるように設定される。第２のチップ１はこのカウン
ト数によりスタートパルスＳＰ入力後、クロックＣＫを
カウントしカウント数値が所定数に達した時点にデータ
パルス信号が出力され、シフト信号が出力される。
続された２個のチップ１の第２のチップを表わしたもの
とした場合、チップ１には所定の数値がカウント数とし
て設定されている。この所定の数値は第１のチップのシ
フト信号と第２のチップのシフト信号とが継続して出力
されるように設定される。第２のチップ１はこのカウン
ト数によりスタートパルスＳＰ入力後、クロックＣＫを
カウントしカウント数値が所定数に達した時点にデータ
パルス信号が出力され、シフト信号が出力される。
【００１２】このパルスのタイミングは図２に例示され
ており、スタートパルスＳＰ２１１入力後カウント回路
はクロックＣＫのカウントを行う。カウント数値が所定
数に達した時点にデータパルスＤＩＮを出力する。デー
タパルスＤＩＮの入力後、シフト信号２１３1 〜２１３
n が順次出力される。なお、スタートパルスＳＰ２１１
とデータパルスＤＩＮの間において、第１のチップのシ
フト信号が出力される。
ており、スタートパルスＳＰ２１１入力後カウント回路
はクロックＣＫのカウントを行う。カウント数値が所定
数に達した時点にデータパルスＤＩＮを出力する。デー
タパルスＤＩＮの入力後、シフト信号２１３1 〜２１３
n が順次出力される。なお、スタートパルスＳＰ２１１
とデータパルスＤＩＮの間において、第１のチップのシ
フト信号が出力される。
【００１３】シフト信号２１３1 〜２１３n 出力途中に
おいて二番目のスタートパルスＳＰ２１１が入力され次
のシフト動作を開始する。
おいて二番目のスタートパルスＳＰ２１１が入力され次
のシフト動作を開始する。
【００１４】このことより、パネルのライン数がチップ
１の出力数ｎより少ない場合でも、正常に表示すること
が可能になる。例えばチップ数ｎが１２０、パネルのラ
イン数が４００本とすると、チップ１の縦続接続数が４
個必要であり、合計のチップの出力数が４８０本とな
る。動作上はチップが４００本の出力をした時点でスタ
ートパルスＳＰを入力することになるが、この場合でも
実施例の回路によれば正常に表示することが可能であ
る。また、これはチップの縦続接続の個数が２、３、
…、ｍとなった場合でも同様である。さらに、このラッ
チ回路を設けているために、図５に示すようなスタート
パルスＳＰ間隔が、クロック２ｎ個分以上ある場合でも
誤動作は起こらない。
１の出力数ｎより少ない場合でも、正常に表示すること
が可能になる。例えばチップ数ｎが１２０、パネルのラ
イン数が４００本とすると、チップ１の縦続接続数が４
個必要であり、合計のチップの出力数が４８０本とな
る。動作上はチップが４００本の出力をした時点でスタ
ートパルスＳＰを入力することになるが、この場合でも
実施例の回路によれば正常に表示することが可能であ
る。また、これはチップの縦続接続の個数が２、３、
…、ｍとなった場合でも同様である。さらに、このラッ
チ回路を設けているために、図５に示すようなスタート
パルスＳＰ間隔が、クロック２ｎ個分以上ある場合でも
誤動作は起こらない。
【００１５】
【発明の効果】本発明の駆動回路は以上のように、誤動
作防止用のラッチ回路のセットをカウント回路のデータ
パルス出力信号で制御することにより、複数個チップを
縦続接続した場合、２番目以降のチップの出力途中で次
のスタートパルスＳＰを入力しても目標の動作が得ら
れ、このことによりパネルのライン数がチップの出力数
よりも少ない場合等、スタートパルスＳＰをチップの動
作途中で入力しなくてはならない場合にも機能に影響な
く対応が可能であるという利点を有している。
作防止用のラッチ回路のセットをカウント回路のデータ
パルス出力信号で制御することにより、複数個チップを
縦続接続した場合、２番目以降のチップの出力途中で次
のスタートパルスＳＰを入力しても目標の動作が得ら
れ、このことによりパネルのライン数がチップの出力数
よりも少ない場合等、スタートパルスＳＰをチップの動
作途中で入力しなくてはならない場合にも機能に影響な
く対応が可能であるという利点を有している。
【図１】本発明の駆動回路の実施例を示す回路図であ
る。
る。
【図２】図１の回路の信号のタイミングを表した図であ
る。
る。
【図３】従来技術に基づく駆動回路の回路例を示す図で
ある。
ある。
【図４】図３の回路の信号のタイミングを表した第１の
図である。
図である。
【図５】図３の回路の信号のタイミングを表した第２の
図である。
図である。
１１ ラッチ回路 １２ カウント回路 １３ ＡＮＤ回路 １４ シフトレジスタ １４1 〜１４n シフトレジスタの出力端子 ＳＰ スタートパルス信号 ＣＫ クロック信号 ＤＩＮ データ信号
Claims (1)
- 【請求項１】 一定の周期を有するパルス信号を受容す
るリセット端子及びセット端子を有するするラッチ回路
と、前記ラッチ回路の出力信号と前記パルス信号を受容
する論理積回路と、前記論理積回路の出力信号を受容す
るリセット端子及びクロック信号を受容するカウント端
子を有しており、前記論理積信号を受容してから前記カ
ウント信号のパルス数が予め定められた一定の値に達す
るごとにデータパルスを出力するカウント回路と、前記
データパルスをデータ信号入力端子に受容し前記クロッ
ク信号をクロック入力端子に受容するシフトレジスタと
を有しており、前記データパルスは前記ラッチ回路のセ
ット端子に供給されることを特徴とする表示駆動回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4139144A JPH05333808A (ja) | 1992-05-29 | 1992-05-29 | 表示駆動回路 |
| US08/027,765 US5325411A (en) | 1992-05-29 | 1993-03-08 | Display driving circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4139144A JPH05333808A (ja) | 1992-05-29 | 1992-05-29 | 表示駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05333808A true JPH05333808A (ja) | 1993-12-17 |
Family
ID=15238593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4139144A Pending JPH05333808A (ja) | 1992-05-29 | 1992-05-29 | 表示駆動回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5325411A (ja) |
| JP (1) | JPH05333808A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006113384A (ja) * | 2004-10-15 | 2006-04-27 | Sharp Corp | 液晶表示装置及び液晶表示装置における誤動作防止方法 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3490353B2 (ja) | 1998-12-16 | 2004-01-26 | シャープ株式会社 | 表示用駆動装置およびその製造方法ならびにそれを用いた液晶モジュール |
| JP3526244B2 (ja) | 1999-07-14 | 2004-05-10 | シャープ株式会社 | 液晶表示装置 |
| JP3691318B2 (ja) | 1999-09-30 | 2005-09-07 | シャープ株式会社 | 表示用駆動装置の駆動用半導体素子、表示用駆動装置及びそれを用いた液晶モジュール |
| KR100685307B1 (ko) * | 1999-11-05 | 2007-02-22 | 엘지.필립스 엘시디 주식회사 | 쉬프트 레지스터 |
| JP4943505B2 (ja) | 2007-04-26 | 2012-05-30 | シャープ株式会社 | 液晶表示装置 |
| EP2148319A4 (en) * | 2007-04-27 | 2011-05-04 | Sharp Kk | LIQUID CRYSTAL DISPLAY DEVICE |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4380736A (en) * | 1981-05-04 | 1983-04-19 | Motorola, Inc. | Peripheral interface adapter circuit for counter synchronization |
| US4777385A (en) * | 1987-02-09 | 1988-10-11 | Rca Licensing Corporation | Signal transient improvement circuit |
| JPH0356992A (ja) * | 1989-07-26 | 1991-03-12 | Hitachi Ltd | 液晶駆動回路 |
-
1992
- 1992-05-29 JP JP4139144A patent/JPH05333808A/ja active Pending
-
1993
- 1993-03-08 US US08/027,765 patent/US5325411A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006113384A (ja) * | 2004-10-15 | 2006-04-27 | Sharp Corp | 液晶表示装置及び液晶表示装置における誤動作防止方法 |
| JP4617132B2 (ja) * | 2004-10-15 | 2011-01-19 | シャープ株式会社 | 液晶表示装置及び液晶表示装置における誤動作防止方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5325411A (en) | 1994-06-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH05333808A (ja) | 表示駆動回路 | |
| US20080012605A1 (en) | Glitch-free clock switcher | |
| JPH0682146B2 (ja) | スキヤンパス方式の論理集積回路 | |
| JPS634151B2 (ja) | ||
| US4672647A (en) | Serial data transfer circuits for delayed output | |
| US4493095A (en) | Counter having a plurality of cascaded flip-flops | |
| US7272069B2 (en) | Multiple-clock controlled logic signal generating circuit | |
| JP2000304831A (ja) | テスト回路 | |
| EP0252714A2 (en) | Semiconducteur integrated circuit device having a tester circuit | |
| US4164712A (en) | Continuous counting system | |
| KR100302849B1 (ko) | 모든 카운터의 출력이 한 단의 플립플롭 지연 시간을 갖는 동기 카운터 | |
| JPS624960Y2 (ja) | ||
| JP2984429B2 (ja) | 半導体集積回路 | |
| JPS60263530A (ja) | 直列デ−タ転送回路 | |
| SU738177A1 (ru) | Счетчик на кольцевом регистре | |
| JPH0749428Y2 (ja) | 光電スイッチ回路 | |
| JP2504190B2 (ja) | チャタリング防止回路 | |
| JPH054052U (ja) | Ｉｃ試験装置の波形制御回路 | |
| SU1674130A1 (ru) | Устройство дл свертки по модулю три | |
| JPH05268020A (ja) | クロック切換回路 | |
| JP2602404Y2 (ja) | カウンタ回路 | |
| JPS61126821A (ja) | ロジツクｌｓｉ回路 | |
| JPH10153977A (ja) | 半導体集積回路 | |
| JPS63287109A (ja) | タイミング発生回路 | |
| SU1520526A1 (ru) | Устройство дл контрол схем сравнени |