JPS63287109A - タイミング発生回路 - Google Patents
タイミング発生回路Info
- Publication number
- JPS63287109A JPS63287109A JP62122836A JP12283687A JPS63287109A JP S63287109 A JPS63287109 A JP S63287109A JP 62122836 A JP62122836 A JP 62122836A JP 12283687 A JP12283687 A JP 12283687A JP S63287109 A JPS63287109 A JP S63287109A
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- JP
- Japan
- Prior art keywords
- timing
- signal
- gate
- terminal
- delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010354 integration Effects 0.000 abstract description 5
- 230000003111 delayed effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000010365 information processing Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、タイミング発生回路、特に情報処理装置での
使用に適するプログラミング可能なタイミング発生回路
に関する。
使用に適するプログラミング可能なタイミング発生回路
に関する。
（従来の技術）
一般に情報処理装置において多種のタイミング信号を必
要とする。タイミング信号には、たとえば、多相タイミ
ング信号等がある。
要とする。タイミング信号には、たとえば、多相タイミ
ング信号等がある。
従来この種のタイミング発生回路は、複数のゲートが縦
続接続きれてなるゲート遅延回路とブリント配線とで構
成されている。
続接続きれてなるゲート遅延回路とブリント配線とで構
成されている。
ゲートは、ゲート内に電荷を留め信号を遅延させるはた
らきをするから、複数のゲートを縦続に接続することに
よりゲート数に比例して入力信号を遅延するゲート遅延
回路が構成できる。上記タイミング発生回路において、
操作者は、プリント配線を選択することによりゲート遅
延回路の縦続接続ゲート数を変更し、このゲート段数に
応じた遅延信号を発生する。この遅延信号は、タイミン
グ信号として使用菌れる。
らきをするから、複数のゲートを縦続に接続することに
よりゲート数に比例して入力信号を遅延するゲート遅延
回路が構成できる。上記タイミング発生回路において、
操作者は、プリント配線を選択することによりゲート遅
延回路の縦続接続ゲート数を変更し、このゲート段数に
応じた遅延信号を発生する。この遅延信号は、タイミン
グ信号として使用菌れる。
（発明が解決しようとする問題点）
上述したように従来のタイミング発生回路においては、
タイミング信号の設定変更できる範囲は、プリント基板
に施されるプリント配線により限定される。そこで、こ
のタイミング発生回路は、発生できるタイミング信号が
限定され、汎用性に欠ける。また外部端子の数が多くな
るから高集積化に適さない。
タイミング信号の設定変更できる範囲は、プリント基板
に施されるプリント配線により限定される。そこで、こ
のタイミング発生回路は、発生できるタイミング信号が
限定され、汎用性に欠ける。また外部端子の数が多くな
るから高集積化に適さない。
本発明の目的は、汎用性に優れ、外部端子の数が少なく
高集積化に適するタイミング発生回路を提供することに
ある。
高集積化に適するタイミング発生回路を提供することに
ある。
（問題点を解決するための手段）
前述の問題点を解決するために本発明が提供する手段は
、１つのゲート又は縦続に接続キれた２つ以上のゲート
からそれぞれがなり、入力信号にゲート数に比例した時
間遅延を与えて出力するＮ（Ｎは２以上の正の整数）個
のゲート遅延回路と、前記ゲート遅延回路にそれぞれ対
応しており、対応する前記ゲート遅延回路の入力信号ま
たは出力信号のうちのいずれか一方をタイミング設定デ
ータに応じて選択して出力するＮ個の選択回路と、前記
タイミング設定データを記憶しておくシフトレジスタと
、セット端子およびリセット端子を備えるＲ−３型フリ
ップフロップとからなり、前記ゲート遅延回路とこのゲ
ート遅延回路に対応する前記選択回路とからそれぞれが
なるＮ個の遅延選択手段は縦続に接続してあり、初段の
前記遅延選択手段の入力信号および終段の前記遅延選択
手段の出力信号が前記セット端子およびリセット端子に
それぞれ接続されているか又は前記リセット端子および
セット端子にそれぞれ接続きれていることを特徴とする
。
、１つのゲート又は縦続に接続キれた２つ以上のゲート
からそれぞれがなり、入力信号にゲート数に比例した時
間遅延を与えて出力するＮ（Ｎは２以上の正の整数）個
のゲート遅延回路と、前記ゲート遅延回路にそれぞれ対
応しており、対応する前記ゲート遅延回路の入力信号ま
たは出力信号のうちのいずれか一方をタイミング設定デ
ータに応じて選択して出力するＮ個の選択回路と、前記
タイミング設定データを記憶しておくシフトレジスタと
、セット端子およびリセット端子を備えるＲ−３型フリ
ップフロップとからなり、前記ゲート遅延回路とこのゲ
ート遅延回路に対応する前記選択回路とからそれぞれが
なるＮ個の遅延選択手段は縦続に接続してあり、初段の
前記遅延選択手段の入力信号および終段の前記遅延選択
手段の出力信号が前記セット端子およびリセット端子に
それぞれ接続されているか又は前記リセット端子および
セット端子にそれぞれ接続きれていることを特徴とする
。
（実施例）
本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図であり、第
２図は第１図実施例の入出力信号を示すタイムチャート
である。
２図は第１図実施例の入出力信号を示すタイムチャート
である。
本実施例のタイミング発生回路は、タイミング入力信号
２６を入力するタイミング入力端子１と、縦続接続され
ているゲート２またはゲート３若しくはゲート４，５若
しくはゲート６〜９からそれぞれなる複数のゲート遅延
回路と、ゲート遅延回路の入力信号または出力信号のう
ちのいずれかを選択する選択回路１０〜１２と、この選
択回路１０〜１２の動作を決めるタイミング設定データ
を保持し、このタイミング設定データを上記選択回路１
０〜１２に出力するシフトレジスタ１３〜１５と、ゲー
ト２の出力と選択回路１２の出力とを受けるＲ−３型フ
リップフロップ１６と、Ｒ−３型フリップフロップ１６
からの出力端子であるタイミング出力端子１７とから構
成きれる。そして、ゲート３はゲート遅延回路ａ１ゲー
ト４．５はゲート遅延回路ｂ５ゲート６〜９はゲート遅
延回路Ｃを構晟している。また、これらのゲート遅延回
路ａ’＝ｃと選択回路１０〜１２とにより遅延選択手段
をなしている。
２６を入力するタイミング入力端子１と、縦続接続され
ているゲート２またはゲート３若しくはゲート４，５若
しくはゲート６〜９からそれぞれなる複数のゲート遅延
回路と、ゲート遅延回路の入力信号または出力信号のう
ちのいずれかを選択する選択回路１０〜１２と、この選
択回路１０〜１２の動作を決めるタイミング設定データ
を保持し、このタイミング設定データを上記選択回路１
０〜１２に出力するシフトレジスタ１３〜１５と、ゲー
ト２の出力と選択回路１２の出力とを受けるＲ−３型フ
リップフロップ１６と、Ｒ−３型フリップフロップ１６
からの出力端子であるタイミング出力端子１７とから構
成きれる。そして、ゲート３はゲート遅延回路ａ１ゲー
ト４．５はゲート遅延回路ｂ５ゲート６〜９はゲート遅
延回路Ｃを構晟している。また、これらのゲート遅延回
路ａ’＝ｃと選択回路１０〜１２とにより遅延選択手段
をなしている。
シフトレジスタ１３は、２つの外部端子を有している。
一方はＤ端子１８であり（−これはタイミング設定デー
タを入力する。他方はＣＬＫ端子１９であり、これはシ
フトレジスタ１３〜１５にクロックを提供する。
タを入力する。他方はＣＬＫ端子１９であり、これはシ
フトレジスタ１３〜１５にクロックを提供する。
本実施例では、Ｄ端子１８に供給するタイミング設定デ
ータで指定された時間だけタイミング入力信号２６に遅
延を与えたタイミング出力信号をタイミング出力端子１
７に得ることができる。
ータで指定された時間だけタイミング入力信号２６に遅
延を与えたタイミング出力信号をタイミング出力端子１
７に得ることができる。
次に本実施例のタイミング発生回路の動作について説明
する。まず、操作者は、シフトレジスタ１３〜１５にタ
イミング設定データをプログラムする。そのプログラム
は、操作者がＤ端子１８からタイミング設定データとし
て例えば論理値“１”。
する。まず、操作者は、シフトレジスタ１３〜１５にタ
イミング設定データをプログラムする。そのプログラム
は、操作者がＤ端子１８からタイミング設定データとし
て例えば論理値“１”。
“１″、“０′を順に入力することにより行なゎれる。
以下にタイミング設定データの論理値が（“１″、“１
”、“Ｏ″）である場合について説明する。
”、“Ｏ″）である場合について説明する。
各シフトレジスタ１３〜１５は、ＣＬＫ端子１９からの
クロックに同期して上記論理値データをシフトし、それ
ぞれ論理値（“０″、“１″、“１″）に設定される。
クロックに同期して上記論理値データをシフトし、それ
ぞれ論理値（“０″、“１″、“１″）に設定される。
３桁の論理値データをシフトしたときＣＬＫ端子１９か
らのクロックは停止される。
らのクロックは停止される。
以上の作動により、シフトレジスタ１３〜１５は、それ
ぞれ論理値（“０”、“１″、“１″）を保持する。こ
れにより、タイミング設定データが本実施例にプログラ
ムされたことになる。
ぞれ論理値（“０”、“１″、“１″）を保持する。こ
れにより、タイミング設定データが本実施例にプログラ
ムされたことになる。
選択回路１０〜１２は、供給きれるタイミング設定デー
タが論理値“０″のときゲート遅延回路（３又は４，５
若しくは６〜９）をバイパスするバイパス配線２０〜２
２からの信号を選択して出力する。
タが論理値“０″のときゲート遅延回路（３又は４，５
若しくは６〜９）をバイパスするバイパス配線２０〜２
２からの信号を選択して出力する。
また、供給されるタイミング設定データがａ１″のとき
、選択回路１０〜１２は、ゲート遅延回路（３又は４，
５若しくは６〜９）からの信号を選択して出力する。
、選択回路１０〜１２は、ゲート遅延回路（３又は４，
５若しくは６〜９）からの信号を選択して出力する。
Ｒ−３型フリップフロップ１６は、ゲート４〜９を通過
する間にセット信号２７よりゲート６段分（約１８０μ
ｓｅｃ ）遅延したリセット信号２８をリセット端子Ｒ
に受ける。但し、ゲート１段の遅延時間ΔＴは３０μｓ
ｅｃとする。
する間にセット信号２７よりゲート６段分（約１８０μ
ｓｅｃ ）遅延したリセット信号２８をリセット端子Ｒ
に受ける。但し、ゲート１段の遅延時間ΔＴは３０μｓ
ｅｃとする。
次に第２図を参照して第１図実施例の作動を一居詳しく
説明する。本図においてＨは高電位レベルヲ、Ｌは低電
位レベルをそれぞれ示し、高電位レベルが論理値“１″
に対応し、低電位レベルが論理値“０″に対応する。
説明する。本図においてＨは高電位レベルヲ、Ｌは低電
位レベルをそれぞれ示し、高電位レベルが論理値“１″
に対応し、低電位レベルが論理値“０″に対応する。
タイミング入力端子１に供給されるタイミング入力信号
２６は、ゲート２を介し、セット信号２７としｒＲ−Ｓ
型フリップフロップ１６０セツト端子Ｓに入力きれる。
２６は、ゲート２を介し、セット信号２７としｒＲ−Ｓ
型フリップフロップ１６０セツト端子Ｓに入力きれる。
セット信号２７はタイミングｔ０において立下り、Ｒ−
３型フリップフロップ１６をセットし、タイミング信号
２９を“１″にする。Ｒ−３型フリップフロップ１６は
、リセット入力があるまで“１″を保持する。
３型フリップフロップ１６をセットし、タイミング信号
２９を“１″にする。Ｒ−３型フリップフロップ１６は
、リセット入力があるまで“１″を保持する。
一方タイミング入力信号２６は、ゲート２を経てから、
前述の通りゲート６段分の時間Ｔだけの遅延を受けてＲ
−３型フリップフロップ１６のリセット端子Ｒに加えら
れる。この信号が、Ｒ−３型フリップフロップ１６のリ
セット信号２８である。タイミングｔ０から時刻Ｔだけ
経過したタイミングをｔ。
前述の通りゲート６段分の時間Ｔだけの遅延を受けてＲ
−３型フリップフロップ１６のリセット端子Ｒに加えら
れる。この信号が、Ｒ−３型フリップフロップ１６のリ
セット信号２８である。タイミングｔ０から時刻Ｔだけ
経過したタイミングをｔ。
とすると、リセット信号２８はタイミング１１において
立下がるから、Ｒ−３型フリップフロップ１６はタイミ
ングｔ１にリセットされ、タイミング出力口。
立下がるから、Ｒ−３型フリップフロップ１６はタイミ
ングｔ１にリセットされ、タイミング出力口。
号２９は“０″になる。以上の如くに作動してこのタイ
ミング発生回路は、タイミング入力信号２６より時刻Ｔ
＋ΔＴだけ遅れて立下り、パルス幅がＴ（約１８０μ５
ｅｃ）であるタイミング信号２９を生成する。
ミング発生回路は、タイミング入力信号２６より時刻Ｔ
＋ΔＴだけ遅れて立下り、パルス幅がＴ（約１８０μ５
ｅｃ）であるタイミング信号２９を生成する。
但し、遅延時間Ｔ＋ΔＴにおけるΔＴはゲート２におけ
る遅延時間である。
る遅延時間である。
したがって、このタイミング発生回路は、タイミング入
力端子１に供給きれるタイミング入力信号２６から独立
して、シフトレジスタ１３〜１５の保持するタイミング
設定データにより立下りタイミング及びパルス幅が定ま
る新たなタイミング出力信号２９を得ることができる。
力端子１に供給きれるタイミング入力信号２６から独立
して、シフトレジスタ１３〜１５の保持するタイミング
設定データにより立下りタイミング及びパルス幅が定ま
る新たなタイミング出力信号２９を得ることができる。
以上の様に本実施例のタイミング発生回路は、多種のタ
イミング出力信号を入力から独立にかつ自由にプログラ
ムして得られるから、汎用性に優れ、またプログラムが
外部端子１８から設定可能であるから端子数が少なくて
足りる。
イミング出力信号を入力から独立にかつ自由にプログラ
ムして得られるから、汎用性に優れ、またプログラムが
外部端子１８から設定可能であるから端子数が少なくて
足りる。
−これにより高集積化に適するプログラム可能なタイミ
ング発生回路を提供できる。
ング発生回路を提供できる。
（発明の効果）
以上に説明したように、本発明によれば、汎用性に優れ
高集積化に適したタイミング発生回路が提供できる。
高集積化に適したタイミング発生回路が提供できる。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図実施例の入出力信号を示すタイムチャートである
。 １・・・タイミング入力端子、２〜９・・・ゲート、１
０〜１２・・・選択回路、１３〜１５・・・シフトレジ
スタ、１６・・・Ｒ−３型フリップフロップ、１７・・
・タイミング出力端子、１８・・・Ｄ端子、１９・・・
ＣＬＫ端子、２０〜２２・・・バイバス配線、２３〜２
５・・・タイミング設定データ入力線、２６・・・タイ
ミング入力信号、２７・・・セット信号、２８・・・リ
セット信号、２９・・・タイミング出力信号。
第１図実施例の入出力信号を示すタイムチャートである
。 １・・・タイミング入力端子、２〜９・・・ゲート、１
０〜１２・・・選択回路、１３〜１５・・・シフトレジ
スタ、１６・・・Ｒ−３型フリップフロップ、１７・・
・タイミング出力端子、１８・・・Ｄ端子、１９・・・
ＣＬＫ端子、２０〜２２・・・バイバス配線、２３〜２
５・・・タイミング設定データ入力線、２６・・・タイ
ミング入力信号、２７・・・セット信号、２８・・・リ
セット信号、２９・・・タイミング出力信号。
Claims (1)
- 【特許請求の範囲】 １つのゲート又は縦続に接続された２つ以上のゲートか
らそれぞれがなり、入力信号にゲート数に比例した時間
遅延を与えて出力するＮ（Ｎは２以上の正の整数）個の
ゲート遅延回路と、 前記ゲート遅延回路にそれぞれ対応しており、対応する
前記ゲート遅延回路の入力信号または出力信号のうちの
いずれか一方をタイミング設定データに応じて選択して
出力するＮ個の選択回路と、 前記タイミング設定データを記憶しておくシフトレジス
タと、 セット端子およびリセット端子を備えるＲ−Ｓ型フリッ
プフロップとからなり、 前記ゲート遅延回路とこのゲート遅延回路に対応する前
記選択回路とからそれぞれがなるＮ個の遅延選択手段は
縦続に接続してあり、 初段の前記遅延選択手段の入力信号および終段の前記遅
延選択手段の出力信号が前記セット端子およびリセット
端子にそれぞれ接続されているか又は前記リセット端子
およびセット端子にそれぞれ接続されていることを特徴
とするタイミング発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62122836A JPS63287109A (ja) | 1987-05-19 | 1987-05-19 | タイミング発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62122836A JPS63287109A (ja) | 1987-05-19 | 1987-05-19 | タイミング発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63287109A true JPS63287109A (ja) | 1988-11-24 |
Family
ID=14845835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62122836A Pending JPS63287109A (ja) | 1987-05-19 | 1987-05-19 | タイミング発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63287109A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0522274A1 (en) * | 1991-06-24 | 1993-01-13 | International Business Machines Corporation | Process independent digital clock signal shaping network |
-
1987
- 1987-05-19 JP JP62122836A patent/JPS63287109A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0522274A1 (en) * | 1991-06-24 | 1993-01-13 | International Business Machines Corporation | Process independent digital clock signal shaping network |
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