JPS63261920A - プログラム可能なタイミング発生用集積回路 - Google Patents
プログラム可能なタイミング発生用集積回路Info
- Publication number
- JPS63261920A JPS63261920A JP62095384A JP9538487A JPS63261920A JP S63261920 A JPS63261920 A JP S63261920A JP 62095384 A JP62095384 A JP 62095384A JP 9538487 A JP9538487 A JP 9538487A JP S63261920 A JPS63261920 A JP S63261920A
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- Japan
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- timing
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- signal
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- 230000000630 rising effect Effects 0.000 claims description 4
- 230000003111 delayed effect Effects 0.000 abstract description 6
- 230000010354 integration Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000010365 information processing Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はプログラム可能なタイミング発生用集積回路、
特に多相タイミング信号あるいはパルス幅調整を必要と
する情報処理装置での使用に適したタイミング発生用集
積回路に関する。
特に多相タイミング信号あるいはパルス幅調整を必要と
する情報処理装置での使用に適したタイミング発生用集
積回路に関する。
一般に情報処理装置において複数のタイミング信号が必
要となる。従来、この種のタイミング信号を発生する回
路は、複数の縦続接続ゲート群により構成され、縦続接
続されるゲートの段数を印刷配線等の導線を用いて変化
させることにより多種の遅延時間を有するタイミング信
号を得ていた。
要となる。従来、この種のタイミング信号を発生する回
路は、複数の縦続接続ゲート群により構成され、縦続接
続されるゲートの段数を印刷配線等の導線を用いて変化
させることにより多種の遅延時間を有するタイミング信
号を得ていた。
前述した従来のタイミング信号発生回路では、縦続接続
されるゲートの段数の変更は印刷配線等の導線により行
われるため、タイミング信号の設定変更は困難で汎用性
に欠け、かつ外部端子数が多くなり、高集積化し難いと
いう欠点がある。
されるゲートの段数の変更は印刷配線等の導線により行
われるため、タイミング信号の設定変更は困難で汎用性
に欠け、かつ外部端子数が多くなり、高集積化し難いと
いう欠点がある。
本発明の目的は、このような欠点を解消したプログラム
可能なタイミング発生用集積回路を提供することにある
。
可能なタイミング発生用集積回路を提供することにある
。
本発明のプログラム可能なタイミング発生用集積回路は
、 複数の縦続接続ゲート群と、 前記′１１続接続ゲート群の入力と出力のうちいずれか
を選択して出力する複数の第１の選択回路と、タイミン
グ出力設定値を保持するためのシフトレジスタと、 前記シフトレジスタの出力を入力とし前記縦続接続ゲー
ト群の入力信号により選択される前記第１の選択回路に
対応した第２の選択回路とを同一の集積回路内に有し、 前記シフトレジスタに予め書き込まれたタイミング出力
設定値にもとづき、立上がり、立下がりを独立に設定し
たタイミング出力信号を得ることを特徴としている。
、 複数の縦続接続ゲート群と、 前記′１１続接続ゲート群の入力と出力のうちいずれか
を選択して出力する複数の第１の選択回路と、タイミン
グ出力設定値を保持するためのシフトレジスタと、 前記シフトレジスタの出力を入力とし前記縦続接続ゲー
ト群の入力信号により選択される前記第１の選択回路に
対応した第２の選択回路とを同一の集積回路内に有し、 前記シフトレジスタに予め書き込まれたタイミング出力
設定値にもとづき、立上がり、立下がりを独立に設定し
たタイミング出力信号を得ることを特徴としている。
本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例を示す回路図であり、第２図
は第１図の実施例の動作を説明するためのタイミング図
である。
は第１図の実施例の動作を説明するためのタイミング図
である。
本実施例のプログラム可能なタイミング発生用集積回路
は、各々縦続接続された複数のゲート群Ｇ２〜Ｇ８と、
これらゲート群の入力と出力の・うちいずれかを選択す
る第１の選択回路５ＯＯ−３Ｏ２と、タイミング出力設
定値を保持するためのシフトレジスタ（ＲＯＯ−ＲＯ２
，ＲＩＯ〜Ｒ１２）と、これらシフトレジスタの出力を
入力とし、縦続接続ゲート群の入力信号により選択する
、第１の選択回路８００〜ＳＯ２に対応した第２の選択
回路８１０〜Ｓ１２により構成されている。
は、各々縦続接続された複数のゲート群Ｇ２〜Ｇ８と、
これらゲート群の入力と出力の・うちいずれかを選択す
る第１の選択回路５ＯＯ−３Ｏ２と、タイミング出力設
定値を保持するためのシフトレジスタ（ＲＯＯ−ＲＯ２
，ＲＩＯ〜Ｒ１２）と、これらシフトレジスタの出力を
入力とし、縦続接続ゲート群の入力信号により選択する
、第１の選択回路８００〜ＳＯ２に対応した第２の選択
回路８１０〜Ｓ１２により構成されている。
なお、本実施例では、ゲート群０２〜Ｇ８の入力側にゲ
ートＧ１が縦続接続されており、０１〜Ｇ８でゲート群
を構成しているものとし、このゲート群の入力端子をＴ
１、出力端子をＴ２とする。
ートＧ１が縦続接続されており、０１〜Ｇ８でゲート群
を構成しているものとし、このゲート群の入力端子をＴ
１、出力端子をＴ２とする。
選択回路Ｓ００にはゲート群Ｇ２の入力と出力が接続さ
れ、選択回路ＳＱＬにはゲート群Ｇ３．Ｇ４の入力と出
力が接続され、選択回路ＳＯ２にはゲート群Ｇ５〜Ｇ８
の入力と出力が接続されている。
れ、選択回路ＳＱＬにはゲート群Ｇ３．Ｇ４の入力と出
力が接続され、選択回路ＳＯ２にはゲート群Ｇ５〜Ｇ８
の入力と出力が接続されている。
タイミング出力設定値を保持するためのシフトレジスタ
の各レジスタＲＯＯ，ＲＯｌ、 ＲＯ２，ＲＩＯ。
の各レジスタＲＯＯ，ＲＯｌ、 ＲＯ２，ＲＩＯ。
ＲＩＬ Ｒ１２は縦続に接続されており、各レジスタ
にはクロックが印加される。
にはクロックが印加される。
レジスタＲＯＯとＲＩＯの出力は選択回路ＳＩＯの入力
に接続され、レジスタＲｏ１とＲ１１の出力は選択回路
Ｓｌｌの入力に接続され、レジスタＲＯ２とＲ１２の出
力は選択回路Ｓ１２の入力に接続されている。
に接続され、レジスタＲｏ１とＲ１１の出力は選択回路
Ｓｌｌの入力に接続され、レジスタＲＯ２とＲ１２の出
力は選択回路Ｓ１２の入力に接続されている。
第２の各選択回路３１０． ３１１． Ｓ１２は、ゲ
ートＧＯを経て入力される、縦続接続ゲート群の入力信
号を選択信号とし、この選択信号によりシフトレジスタ
の出力を選択し、対応する第１の選択回路ＳＯ０，３０
１，３０２に選択信号として出力する。
ートＧＯを経て入力される、縦続接続ゲート群の入力信
号を選択信号とし、この選択信号によりシフトレジスタ
の出力を選択し、対応する第１の選択回路ＳＯ０，３０
１，３０２に選択信号として出力する。
さて、以上のような構成のプログラム可能なタイミング
発生用集積回路において、例えば第２図のように入力端
子Ｔ１に与えられたタイミング入力信号Ｉよりタイミン
グ出力信号Ｏを得る場合について説明する。
発生用集積回路において、例えば第２図のように入力端
子Ｔ１に与えられたタイミング入力信号Ｉよりタイミン
グ出力信号Ｏを得る場合について説明する。
まずシフトレジスタにタイミング出力設定値を予め書き
込む。具体的にはシフトレジスタ（ＲＯＯ〜０２． Ｒ
ＩＯ〜Ｒ１２）に論理′０″、′１″を設定する。つま
りシフトレジスタのＤ端子に論理“０”“１”を人力し
、ＣＬＫ端子にクロックを印加することにより、各々の
レジスタにはＤ端子に入力されたパターン（論理“０”
、１”）が各々順次シフトされ設定される。またクロッ
クを停止することにより、Ｄ端子より人力されたパター
ンは各々のレジスタ中に保持される。ここでいまシフト
レジスタ（Ｒ００〜ＲＯ２，ＲＩＯ〜Ｒ１２）に設定さ
れた内容が“０” ＩＩＱ″、“１”及び“１″。
込む。具体的にはシフトレジスタ（ＲＯＯ〜０２． Ｒ
ＩＯ〜Ｒ１２）に論理′０″、′１″を設定する。つま
りシフトレジスタのＤ端子に論理“０”“１”を人力し
、ＣＬＫ端子にクロックを印加することにより、各々の
レジスタにはＤ端子に入力されたパターン（論理“０”
、１”）が各々順次シフトされ設定される。またクロッ
クを停止することにより、Ｄ端子より人力されたパター
ンは各々のレジスタ中に保持される。ここでいまシフト
レジスタ（Ｒ００〜ＲＯ２，ＲＩＯ〜Ｒ１２）に設定さ
れた内容が“０” ＩＩＱ″、“１”及び“１″。
“１”、“０″であるとする。また第１の選択回路ＳＯ
Ｏ〜３０２は、第２の選択回路３１０． ＳＩＬ Ｓ
１２からの選択信号が“０”のときゲート群の入力を、
１１”のときゲート群の出力を選択するものとする。第
２の選択回路８１０〜５１２は、ゲート群への入力信号
でありゲートＧＯを経て入力される選択信号が“０”の
ときレジスタＲＯＯ−ＲＯ２の出力を、“１″のときＲ
ＩＯ〜Ｒ１２の出力を選択するものとする。
Ｏ〜３０２は、第２の選択回路３１０． ＳＩＬ Ｓ
１２からの選択信号が“０”のときゲート群の入力を、
１１”のときゲート群の出力を選択するものとする。第
２の選択回路８１０〜５１２は、ゲート群への入力信号
でありゲートＧＯを経て入力される選択信号が“０”の
ときレジスタＲＯＯ−ＲＯ２の出力を、“１″のときＲ
ＩＯ〜Ｒ１２の出力を選択するものとする。
第２図において、ゲート群Ｇ１〜Ｇ８の入力端子Ｔ１に
与えられたタイミング入力信号Ｉが時刻ｔｏで“１”→
“０′に立下がった場合、第２の選択回路ＳＩＯ，Ｓｌ
ｌ、 Ｓ１２への選択信号は“０”となり、したがっ
て第２の選択回路ｓｔｏ、 ｓｔｔ。
与えられたタイミング入力信号Ｉが時刻ｔｏで“１”→
“０′に立下がった場合、第２の選択回路ＳＩＯ，Ｓｌ
ｌ、 Ｓ１２への選択信号は“０”となり、したがっ
て第２の選択回路ｓｔｏ、 ｓｔｔ。
Ｓ１２の出力は“０”、“０”、“１”であり、選択信
号として第１の選択回路Ｓ００． ＳＱＬ、 ＳＯ
２に入力される。これにより、選択回路ＳＯＯはゲート
群Ｇ２の入力を選択し、選択回路Ｓｏｌはゲート群Ｇ３
．Ｇ４の入力を選択し、選択回路３０２はゲート群Ｇ５
〜Ｇ８の出力を選択する。したがって、タイミング入力
信号Ｉは、ゲート０２〜Ｇ４はバイパスし、ゲートＧ５
〜Ｇ８を通過する。つまりゲート４段遅延したタイミン
グ出力信号が出力端子Ｔ２より出力されることになる。
号として第１の選択回路Ｓ００． ＳＱＬ、 ＳＯ
２に入力される。これにより、選択回路ＳＯＯはゲート
群Ｇ２の入力を選択し、選択回路Ｓｏｌはゲート群Ｇ３
．Ｇ４の入力を選択し、選択回路３０２はゲート群Ｇ５
〜Ｇ８の出力を選択する。したがって、タイミング入力
信号Ｉは、ゲート０２〜Ｇ４はバイパスし、ゲートＧ５
〜Ｇ８を通過する。つまりゲート４段遅延したタイミン
グ出力信号が出力端子Ｔ２より出力されることになる。
第２図において、時刻ｔｏで立下がったタイミング入力
信号Ｏがゲート４段遅延し時刻ｔ１で立下がる。
信号Ｏがゲート４段遅延し時刻ｔ１で立下がる。
同様に、入力端子Ｔ１に与えられたタイミング入力信号
Ｉが時刻ｔ２で“０”→“１″に立上がった場合、第２
の選択回路ＳＩＯ，Ｓ１１． Ｓ１２への選択信号は
“１”となり、したがって第２の選択回路３１０．
Ｓｌｌ、 ３１２の出力は“１″、“１”。
Ｉが時刻ｔ２で“０”→“１″に立上がった場合、第２
の選択回路ＳＩＯ，Ｓ１１． Ｓ１２への選択信号は
“１”となり、したがって第２の選択回路３１０．
Ｓｌｌ、 ３１２の出力は“１″、“１”。
“Ｏ”であり、選択信号として第１の選択回路Ｓ００、
ＳＱＬ、 ３０２に入力される。これにより、選
択回路ＳＯＯはゲート群Ｇ２の出力を選択し、選択回路
Ｓｏｌはゲート群Ｇ３．Ｇ４の出力を選択し、選択回路
３０２はゲート群０５〜Ｇ８の入力を選択する。したが
って、タイミング入力信号■は、ゲー１−Ｇ２〜Ｇ４を
通過し、ゲート０５〜Ｇ８はバイパスする。つまりゲー
ト３段遅延したタイミング出力信号Ｏが出力端子Ｔ２よ
り出力されることになる。第２図において、時刻ｔ２で
立上がったタイミング入力信号がゲート３段遅延し時刻
ｔ３で立上がる。
ＳＱＬ、 ３０２に入力される。これにより、選
択回路ＳＯＯはゲート群Ｇ２の出力を選択し、選択回路
Ｓｏｌはゲート群Ｇ３．Ｇ４の出力を選択し、選択回路
３０２はゲート群０５〜Ｇ８の入力を選択する。したが
って、タイミング入力信号■は、ゲー１−Ｇ２〜Ｇ４を
通過し、ゲート０５〜Ｇ８はバイパスする。つまりゲー
ト３段遅延したタイミング出力信号Ｏが出力端子Ｔ２よ
り出力されることになる。第２図において、時刻ｔ２で
立上がったタイミング入力信号がゲート３段遅延し時刻
ｔ３で立上がる。
このように端子Ｔ１に与えられたタイミング入力信号■
の立上がり、立下がりをシフトレジスタの内容により独
立に設定した遅延タイミング出力信号を得ることができ
る。
の立上がり、立下がりをシフトレジスタの内容により独
立に設定した遅延タイミング出力信号を得ることができ
る。
以上のように本発明は多種のタイミング出力信号を立上
がり、立下がり独立にかつ自由にプログラムできるため
、回路に汎用性を持たせることができ、またプログラム
が外部端子（Ｄ、ＣＬＫ）２本により多種のタイミング
設定が可能であるため、端子数を削減できる。これによ
り高集積化に適したプログラム可能なタイミング発生用
集積回路を提供することが可能となる。
がり、立下がり独立にかつ自由にプログラムできるため
、回路に汎用性を持たせることができ、またプログラム
が外部端子（Ｄ、ＣＬＫ）２本により多種のタイミング
設定が可能であるため、端子数を削減できる。これによ
り高集積化に適したプログラム可能なタイミング発生用
集積回路を提供することが可能となる。
以上説明したように本発明は、複数の縦続接続されたゲ
ート群と、ゲート群の入力と出力のうちいずれかを選択
する第１の選択回路と、タイミング出力設定値を保持す
るためのシフトレジスタと、シフトレジスタの出力を入
力としゲート群の入力信号により選択される第２の選択
回路とにより、多種のタイミング出力信号を独立にかつ
自由にプログラムすることができ、回路に汎用性を持た
せることができる。また外部端子２本に′より多種のタ
イミングをプログラム可能であるため、外部端子数を削
減することができ高集積化に適しているという効果があ
る。
ート群と、ゲート群の入力と出力のうちいずれかを選択
する第１の選択回路と、タイミング出力設定値を保持す
るためのシフトレジスタと、シフトレジスタの出力を入
力としゲート群の入力信号により選択される第２の選択
回路とにより、多種のタイミング出力信号を独立にかつ
自由にプログラムすることができ、回路に汎用性を持た
せることができる。また外部端子２本に′より多種のタ
イミングをプログラム可能であるため、外部端子数を削
減することができ高集積化に適しているという効果があ
る。
第１図は本発明の一実施例を示す回路図、第２図は第１
図の実施例の動作を説明するためのタイミング図である
。 ＧＯ〜Ｇ８・・・・・ゲート Ｓ００〜５０２・・・・・第１の選択回路５ＩＯ−３１
２・・・・・第２の選択回路ＲＯＯ〜Ｒ０２゜ ＲＩＯ〜Ｒ１２・・・・・レジスタ 代理人 弁理士 岩 佐 義 幸 ＳＯ○〜５０２ ：第１の選択回路 ＲＯＯ〜ＲＯ２、ＲＩＯ−Ｒ１２： ン−ｙ トレノス
タＳ】○〜Ｓ１２ 第２の選択口誌 第１図 第２図
図の実施例の動作を説明するためのタイミング図である
。 ＧＯ〜Ｇ８・・・・・ゲート Ｓ００〜５０２・・・・・第１の選択回路５ＩＯ−３１
２・・・・・第２の選択回路ＲＯＯ〜Ｒ０２゜ ＲＩＯ〜Ｒ１２・・・・・レジスタ 代理人 弁理士 岩 佐 義 幸 ＳＯ○〜５０２ ：第１の選択回路 ＲＯＯ〜ＲＯ２、ＲＩＯ−Ｒ１２： ン−ｙ トレノス
タＳ】○〜Ｓ１２ 第２の選択口誌 第１図 第２図
Claims (1)
- （１）複数の縦続接続ゲート群と、 前記縦続接続ゲート群の入力と出力のうちいずれかを選
択して出力する複数の第１の選択回路と、タイミング出
力設定値を保持するためのシフトレジスタと、 前記シフトレジスタの出力を入力とし前記縦続接続ゲー
ト群の入力信号により選択される前記第１の選択回路に
対応した第２の選択回路とを同一の集積回路内に有し、 前記シフトレジスタに予め書き込まれたタイミング出力
設定値にもとづき、立上がり、立下がりを独立に設定し
たタイミング出力信号を得ることを特徴とするプログラ
ム可能なタイミング発生用集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62095384A JPS63261920A (ja) | 1987-04-20 | 1987-04-20 | プログラム可能なタイミング発生用集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62095384A JPS63261920A (ja) | 1987-04-20 | 1987-04-20 | プログラム可能なタイミング発生用集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63261920A true JPS63261920A (ja) | 1988-10-28 |
Family
ID=14136151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62095384A Pending JPS63261920A (ja) | 1987-04-20 | 1987-04-20 | プログラム可能なタイミング発生用集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63261920A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS595736A (ja) * | 1982-06-30 | 1984-01-12 | Fujitsu Ltd | タイミング作成回路 |
-
1987
- 1987-04-20 JP JP62095384A patent/JPS63261920A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS595736A (ja) * | 1982-06-30 | 1984-01-12 | Fujitsu Ltd | タイミング作成回路 |
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