JPH0422220A - タイマー回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は集積回路等で用いられる同期出力回路に関する
ものである。

従来の技術 近年、ＯＡ機器等の分野では、あるイヘントに対する精
度の高い同期出力を必要とすることが多くなってきてい
る。

従来の同期出力回路では、集積回路上において、専用の
論理回路で構成されていた。

以下、従来の同期出力回路について説明する。

第２図は従来の同期出力回路を示すブロック図である。

この回路は、ｎビットのカウンタ２１、ｎビットのレジ
スタ１０．１１、比較回路１２で構成されている。カウ
ンタｌにはクロック１００が入力され、比較回路１２の
一方の入力となるｎビットカウンタデータ７００が出力
される。レジスタ１１より比較回路１２の一方の入力と
なるｎビットレジスタデータ８００が出力される。ｎビ
ットカウンタ２１からｎビットカウンタデータ６００が
レジスタ１０に入力されている。

以上のように構成された同期出力回路について、以下そ
の動作を説明する。

クロック１００でカウントされるカウンタ１は、ｎビッ
トカウンタデータ６００　７００を出力する。ｎビット
カウンタデータ６００は、イヘント入力信号４００によ
りｎビットカウンタ２１よりｎビットレジスタ１０にロ
ードされる。

イベント入力信号４００によりロードされたｎビットデ
ータレジスタ１０の値に、任意の値を加算し、ｎビット
データレジスタ１１に格納する。

比較回路１２では、ｎビットカウンタデータ７００とｎ
ビットレジスタデータ８００を比較し、結果を同期出力
信号３００として出力するため、イベント入力信号４０
０に同期した同期出力信号３００が得られる。

発明が解決しようとする課題 しかしながら、前記従来の構成では、同期出力回路とし
て専用の論理回路を必要とし、多ビットの構成になるほ
ど、比較回路の論理が大きくなる。

以上のことは、集積回路上に構成する場合、論理が大き
くなり、汎用性を失うことを意味している。

また、ソフトウェアと割り込み処理を組み合わせて同期
出力を実現した場合は、割り込み処理に要する時間によ
る誤差が発生するため、同期の精度を必要とされる目的
に使用不可能である。

本発明は前記従来の問題点を解決するもので、既に構成
された論理を使用して、同期出力を可能とするものであ
る。

課題を解決するための手段 本発明の同期出力回路は、プログラム可能なタイマカウ
ンタを使用し、タイマカウンタの応用出力として同期出
力を可能とする構成を有している。

作用 この構成により、同期出力が不要の場合は、通常のタイ
マカウンタとして使用することが可能で、集積回路上の
論理も最小となり、汎用性が大きくなる。

実施例 以下、本発明の一実施例について、図面を参照しながら
説明する。

第１図は、本発明の一実施例の構成を示すブロック図で
ある。

この回路は、プログラミング可能なタイマカウンタ２０
と、タイマカウンタのオーバーフロー信号９００とイベ
ント入力信号４００を選択する選択器３０から構成され
る。プログラミング可能なタイマカウンタは、カウンタ
２１．レジスタ２２オーバーフロー検出回路２３より構
成されている。

まず、タイマカウンタ２０をタイマとして使用する場合
、選択器３０はタイマカウンタのオーバーフロー信号９
００を選択している。カウンタ２１がオーバーフローし
た時、オーバーフロー信号２０１が発生（２、選択器３
０により選択されたタイマロード信号５００によってレ
ジスタ２２のデータがカウンタ２１にロードされる。

以上のように、タイマとして通常使用される。

次に、同期出力回路として使用した場合、選択器３０は
イベント入力信号４００を選択している。

イベント入力信号４００が発生した時、選択器３０から
ロード信号５００が出力され、カウンタ２１にはレジス
タ２２の値がロードされる。クロック１００によりカウ
ントされ、カウンタ２１がオーバーフローしたとき、オ
ーバーフロー信号９００すなわち同期出力信号３００が
出力される。

以上のようにイベント入力信号４００と同期出力信号３
００との間隔がレジスタ２２によってプログラム可能な
同期出力信号３００が得られる。

以上のように、本実施例によれば、プログラム可能な任
意ビット長のタイマカウンタを使用し、同期出力回路を
実現している。

発明の効果 本発明は、集積回路上に既に構成されたタイマカウンタ
に選択器を付加するだけで同期出力を可能とする。

さらに、同期出力回路を必要としないユーザには、プロ
グラム可能なタイマカウンタとして使用できるため、汎
用性が大きい。

【図面の簡単な説明】

第１図は本発明の一実施例における同期出力回路のブロ
ック図、第２図は従来の同期出力回路のブロック図であ
る。 ２０・・・・・・プログラム可能なタイマカウンタ、２
１・・・・・・カウンタ、２２・・・・・・レンスタ、
２３・・・・・・オーバーフロー検出回路、３０・・・
・・・選択器、１００・・・・・・クロック、４００・
・・・・・イヘント入力信号。

Claims (1)

【特許請求の範囲】
1. プログラム可能な任意ビット長のタイマカウンタと、２
   つの入力信号から１つを選択して出力する選択手段とを
   有し、前記選択手段の一方の入力には第一の信号が与え
   られ、他方の入力には前記タイマカウンタの出力が接続
   され、前記タイマカウンタの入力には第二の信号が与え
   られ、前記タイマカウンタの制御端子には前記選択手段
   の出力が接続されている同期出力回路。