JPH0342813B2 - - Google Patents
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- Publication number
- JPH0342813B2 JPH0342813B2 JP59177721A JP17772184A JPH0342813B2 JP H0342813 B2 JPH0342813 B2 JP H0342813B2 JP 59177721 A JP59177721 A JP 59177721A JP 17772184 A JP17772184 A JP 17772184A JP H0342813 B2 JPH0342813 B2 JP H0342813B2
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- output
- input
- gate array
- counter
- Prior art date
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- Expired - Lifetime
Links
- 239000000872 buffer Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は回路動作試験端子を有するゲートアレ
イ装置に関するものである。
イ装置に関するものである。
従来例の構成とその問題点
第１図は、従来のゲートアレイ装置である。第
１図において、１は信号入力端子、２〜９はカウ
ンタ動作試験端子、１０はカウンタ出力端子、１
１〜１９は４ビツトカウンタ、２０〜２７はエク
スクルーシブオア回路である。
１図において、１は信号入力端子、２〜９はカウ
ンタ動作試験端子、１０はカウンタ出力端子、１
１〜１９は４ビツトカウンタ、２０〜２７はエク
スクルーシブオア回路である。
次に、従来のゲートアレイの動作について説明
する。まず、４ビツトカウンタ１１〜１９の動作
確認を行なう場合は、入力端子１、試験端子２〜
８を「０」の状態に固定し、試験端子９にクロツ
クパルスを加え、４ビツトカウンタ１９の動作確
認を出力端子１０の出力信号によつて行なう。そ
して、次に入力端子１、試験端子２〜７，９を
「０」の状態に固定し、試験端子８にクロツクパ
ルスを加え、４ビツトカウンタ１８の動作確認を
出力端子１０の出力信号によつて行なう。この様
にして以下４ビツトカウンタ１７，１６，１５，
１４，１３，１２を同様に動作確認を行ない、最
後に試験端子２〜９を「０」の状態に固定し、入
力端子１にクロツクパルスを加え、出力端子１０
の出力信号により、４ビツトカウンタ１１の動作
確認を行なう。
する。まず、４ビツトカウンタ１１〜１９の動作
確認を行なう場合は、入力端子１、試験端子２〜
８を「０」の状態に固定し、試験端子９にクロツ
クパルスを加え、４ビツトカウンタ１９の動作確
認を出力端子１０の出力信号によつて行なう。そ
して、次に入力端子１、試験端子２〜７，９を
「０」の状態に固定し、試験端子８にクロツクパ
ルスを加え、４ビツトカウンタ１８の動作確認を
出力端子１０の出力信号によつて行なう。この様
にして以下４ビツトカウンタ１７，１６，１５，
１４，１３，１２を同様に動作確認を行ない、最
後に試験端子２〜９を「０」の状態に固定し、入
力端子１にクロツクパルスを加え、出力端子１０
の出力信号により、４ビツトカウンタ１１の動作
確認を行なう。
しかしながら、上記従来例においては試験端子
２〜９の８本の端子を動作確認専用に用意しなけ
ればならないので、半導体チツプ内においてわざ
わざ端子の数だけ入力用バツフアを準備しなけれ
ばならず、小型化にするときの問題になつてい
た。
２〜９の８本の端子を動作確認専用に用意しなけ
ればならないので、半導体チツプ内においてわざ
わざ端子の数だけ入力用バツフアを準備しなけれ
ばならず、小型化にするときの問題になつてい
た。
発明の目的
本発明は、上記従来の問題点を除去するもので
あり、ゲートアレイ集積回路の入力端子及び入力
バツフアの有効利用を目的とするものである。
あり、ゲートアレイ集積回路の入力端子及び入力
バツフアの有効利用を目的とするものである。
発明の構成
本発明は、上記目的を達成するために、直列接
続された複数のカウンタ間にエクスクルシブオア
回路を挿入し、このエクスクルシブオア回路の他
の入力に、それぞれチツプセレクタの出力端子を
接続して、チツプセレクタのアドレス入力端子を
制御することによつて、所望のカウンタの動作確
認を行なえるよう構成したものであり、入力端子
数を減少でき、入力バツフアの有効利用を図れる
という利点を有する。
続された複数のカウンタ間にエクスクルシブオア
回路を挿入し、このエクスクルシブオア回路の他
の入力に、それぞれチツプセレクタの出力端子を
接続して、チツプセレクタのアドレス入力端子を
制御することによつて、所望のカウンタの動作確
認を行なえるよう構成したものであり、入力端子
数を減少でき、入力バツフアの有効利用を図れる
という利点を有する。
実施例の説明
以下に本発明の一実施例の構成について図面と
ともに説明する。第２図は本発明の一実施例によ
るゲートアレイ装置のブロツク図である。
ともに説明する。第２図は本発明の一実施例によ
るゲートアレイ装置のブロツク図である。
第２図において、３１は制御回路、３２はチツ
プセレクタ回路、３３はカウンタ信号入力端子、
３４はリセツト端子、３５はチツプセレクタ回路
３２のクロツクパルス入力端子、３６〜３８はチ
ツプセレクタ回路３２のアドレス入力端子、３９
はカウンタ出力端子、４０〜４７はチツプセレク
タ回路３２の出力信号線、４８〜５６は４ビツト
カウンタ、５７〜６４はエクスクルーシブオア回
路である。なお、このチツプセレクタ回路３２は
クロツクパルス端子３５が「０」または「１」の
とき、アドレス入力端子３６〜３８で指定された
出力信号線４０〜４７のひとつに上記「０」また
は「１」を出力するものである。
プセレクタ回路、３３はカウンタ信号入力端子、
３４はリセツト端子、３５はチツプセレクタ回路
３２のクロツクパルス入力端子、３６〜３８はチ
ツプセレクタ回路３２のアドレス入力端子、３９
はカウンタ出力端子、４０〜４７はチツプセレク
タ回路３２の出力信号線、４８〜５６は４ビツト
カウンタ、５７〜６４はエクスクルーシブオア回
路である。なお、このチツプセレクタ回路３２は
クロツクパルス端子３５が「０」または「１」の
とき、アドレス入力端子３６〜３８で指定された
出力信号線４０〜４７のひとつに上記「０」また
は「１」を出力するものである。
次に、上記実施例の動作を説明する。第２図に
おいて、ゲートアレイ装置６５を通常に使用する
場合は、制御回路３１をゲートアレイ装置６５か
ら取りはずしておく。チツプセレクタ回路３２は
リセツトするので動作せず、出力信号線４０〜４
７のいずれもが「０」になつている。従つて、入
力端子３４に入力されたパルスは４ビツトカウン
タ４８〜５６全てでカウンタされた後、すなわ
ち、16の９乗個に１個、出力端子３９から出力信
号が出力される。
おいて、ゲートアレイ装置６５を通常に使用する
場合は、制御回路３１をゲートアレイ装置６５か
ら取りはずしておく。チツプセレクタ回路３２は
リセツトするので動作せず、出力信号線４０〜４
７のいずれもが「０」になつている。従つて、入
力端子３４に入力されたパルスは４ビツトカウン
タ４８〜５６全てでカウンタされた後、すなわ
ち、16の９乗個に１個、出力端子３９から出力信
号が出力される。
また、このゲートアレイ装置６５を試験すると
きには、制御回路３１を第２図のようにゲートア
レイ装置６５に接続する。このとき、リセツトは
解除される。４ビツトカウンタ５６を試験したい
ときには、アドレス入力端子３６を「０」、３７
を「０」、３８を「０」にして、クロツクパルス
入力端子３５にクロツクパルスを入力して、出力
端子３９の出力により、４ビツトカウンタ５６の
動作確認を行なう。そして、４ビツトカウンタ５
５を試験したいときは、アドレス入力端子３６を
「０」、３７を「０」、３８を「１」にしてクロツ
クパルス入力端子３５にクロツクパルスを入力し
て、出力端子３９の出力により、４ビツトカウン
タ５５の動作確認を行なう。同様に４ビツトカウ
ンタ４９を試験したいときは、アドレス入力端子
３６を「１」、３７を「１」、３８を「１」にし
て、クロツクパルス入力端子３５にクロツクパル
スを入力して、出力端子３９の出力により、４ビ
ツトカウンタ５５の動作確認を行なう。
きには、制御回路３１を第２図のようにゲートア
レイ装置６５に接続する。このとき、リセツトは
解除される。４ビツトカウンタ５６を試験したい
ときには、アドレス入力端子３６を「０」、３７
を「０」、３８を「０」にして、クロツクパルス
入力端子３５にクロツクパルスを入力して、出力
端子３９の出力により、４ビツトカウンタ５６の
動作確認を行なう。そして、４ビツトカウンタ５
５を試験したいときは、アドレス入力端子３６を
「０」、３７を「０」、３８を「１」にしてクロツ
クパルス入力端子３５にクロツクパルスを入力し
て、出力端子３９の出力により、４ビツトカウン
タ５５の動作確認を行なう。同様に４ビツトカウ
ンタ４９を試験したいときは、アドレス入力端子
３６を「１」、３７を「１」、３８を「１」にし
て、クロツクパルス入力端子３５にクロツクパル
スを入力して、出力端子３９の出力により、４ビ
ツトカウンタ５５の動作確認を行なう。
なお、４ビツトカウンタ４８を試験したいとき
は、リセツト端子３４をリセツトして、入力端子
３３からクロツクパルスを入力して、出力端子３
９の出力により、４ビツトカウンタ４８の動作確
認を行なう。
は、リセツト端子３４をリセツトして、入力端子
３３からクロツクパルスを入力して、出力端子３
９の出力により、４ビツトカウンタ４８の動作確
認を行なう。
以上のように、制御回路３１でアドレス入力端
子３６〜３８を指定することによつて、４ビツト
カウンタ４８〜５６のいずれもが、ひとつずつ動
作確認できる。また、制御回路３１をゲートアレ
イ装置６５から取りはずすことによつて、自動的
にチツプセレクタ回路３２をリセツトでき、出力
信号線４０〜４７を全て「０」にできるものであ
る。
子３６〜３８を指定することによつて、４ビツト
カウンタ４８〜５６のいずれもが、ひとつずつ動
作確認できる。また、制御回路３１をゲートアレ
イ装置６５から取りはずすことによつて、自動的
にチツプセレクタ回路３２をリセツトでき、出力
信号線４０〜４７を全て「０」にできるものであ
る。
発明の効果
本発明は上記実施例から明らかなように、直列
接続された複数のカウンタ間にエクスクルシブオ
ア回路を挿入し、このエクスクルシブオア回路の
他の入力に、それぞれチツプセレクタの出力端子
を接続して、チツプセレクタのアドレス入力端子
を制御することによつて、所望のカウンタの動作
確認を行なえるよう構成したので、入力端子数を
減少でき、入力バツフアの有効利用を図れるとい
う効果を有する。
接続された複数のカウンタ間にエクスクルシブオ
ア回路を挿入し、このエクスクルシブオア回路の
他の入力に、それぞれチツプセレクタの出力端子
を接続して、チツプセレクタのアドレス入力端子
を制御することによつて、所望のカウンタの動作
確認を行なえるよう構成したので、入力端子数を
減少でき、入力バツフアの有効利用を図れるとい
う効果を有する。
第１図は従来のゲートアレイ装置のブロツク
図、第２図は本発明の一実施例によるゲートアレ
イ装置のブロツク図である。 ３１……制御回路、３２……チツプセレクタ回
路、３３……入力端子、３４……リセツト端子、
３５……クロツクパルス入力端子、３６〜３８…
…アドレス入力端子、３９……出力端子、４０〜
４７……出力信号線、４８〜５６……４ビツトカ
ウンタ、５７〜６４……エクスクルシブオア回
路、６５……ゲートアレイ装置。
図、第２図は本発明の一実施例によるゲートアレ
イ装置のブロツク図である。 ３１……制御回路、３２……チツプセレクタ回
路、３３……入力端子、３４……リセツト端子、
３５……クロツクパルス入力端子、３６〜３８…
…アドレス入力端子、３９……出力端子、４０〜
４７……出力信号線、４８〜５６……４ビツトカ
ウンタ、５７〜６４……エクスクルシブオア回
路、６５……ゲートアレイ装置。
Claims (1)
- １ 複数のカウンタを直列に配置したゲートアレ
イ本体と、これらカウンタのそれぞれの出力信号
を一方の入力端子に入力し、これらカウンタの次
段の入力信号としてそれぞれ出力する複数のエク
スクルシブオア回路と、外部からのアドレス入力
信号により、複数のチツプセレクト端子のいずれ
か１つを選択し、外部からのクロツク信号を、こ
の選択されたチツプセレクト端子から出力してこ
れらエクスクルシブオア回路の他方の入力端子に
入力させるチツプセレクトとを備え、上記カウン
タを通常使用する場合は、上記外部からのアドレ
ス入力信号の入力を遮断して上記チツプセレクト
端子の選択を中止し、上記ゲートアレイ本体を試
験する場合は、上記外部からのアドレス入力信号
を入力させて上記チツプセレクト端子を選択する
ことにより対応する上記カウンタを選択し、上記
外部からのクロツク信号を入力させてこのカウン
タの動作試験を行なうことを特徴とするゲートア
レイ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59177721A JPS6154713A (ja) | 1984-08-27 | 1984-08-27 | ゲ−トアレイ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59177721A JPS6154713A (ja) | 1984-08-27 | 1984-08-27 | ゲ−トアレイ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6154713A JPS6154713A (ja) | 1986-03-19 |
| JPH0342813B2 true JPH0342813B2 (ja) | 1991-06-28 |
Family
ID=16035946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59177721A Granted JPS6154713A (ja) | 1984-08-27 | 1984-08-27 | ゲ−トアレイ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6154713A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4745630A (en) * | 1986-06-18 | 1988-05-17 | Hughes Aircraft Company | Multi-mode counter network |
| US4761801A (en) * | 1986-06-18 | 1988-08-02 | Hughes Aircraft Company | Look ahead terminal counter |
-
1984
- 1984-08-27 JP JP59177721A patent/JPS6154713A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6154713A (ja) | 1986-03-19 |
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