JPS61236094A - 直列デ−タ入力メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 書込みデータを直列形式とし、書込む時のアドレスカウ
ンタを内蔵することによって、外部接続端子数を最少に
した読み書き可能なメモリであって、ＲＯＭに代って使
用することができる。

〔産業上の利用分野〕

本発明は、直列形式のデータ（以下、直列データと称す
る）を書込むメモリに関するものである。

情報処理装置等に用いられる記憶装置の記憶素子には予
めデータを書込んでおいて、装置に実装後は書込まれた
データの読出し専用に使用される記憶素子（ＲＯＭ）と
、装置の稼動時にデータの書込み、読出しに使用される
記憶素子（ＲＡＭ）があって、それぞれの適合した用途
に使用されている。

即ち、ＲＯＭは装置の稼動の都度変更を要しな・い分野
、例えば装置の制御プログラムを格納する記憶回路に使
用されている。

しかしながら、ＲＯＭはＲＡＭに比べて、消費電力が太
き（、また、データを書込む際には、書込み専用の装置
で書込みを行う必要があるため、データ変更に迅速な対
応ができない。

このために、従来ＲＯＭを使用されていた分野にもＲＡ
Ｍが用いられ、装置の運用開始の際に、その記憶回路に
外部記憶回路から所要のデータを書込む操作を行ってき
た。

しかしながら、ＲＡＭをこのようにＲＯＭの代りに使用
すると回路が複雑になるので、周辺回路を包含したＲＡ
Ｍで、容易に使用できるメモリが要望されている。

〔従来の技術〕

第３図は従来例であって、通常のＲＡＭとその周辺回路
を説明する図である。

ＲＡＭＩはデータ端子１１とアドレス端子１２にそれぞ
れ切換え回路２．３が接続され、書込みに際しては、書
込み制御回路４からの書込みデータが切換え回路２の一
方の入力端子２１に入力され、その出力端子２３を経て
ＲＡＭ１のデータ端子１１に入力される。

一方、書込み制御回路４は書込みデータを送出すると同
時にそのデータを格納するアドレスを送出し、このアド
レスは切換え回路３の一方の入力端子３１に入力され、
その出力端子３３を経てＲＡＭ１のアドレス端子１２に
入力し、このアドレスに前記書込みデータが格納される
。

ＲＡＭＩの読出しに際しては、切換え回路２゜３の入力
端子は読出し側に切換えられ、外部から指定されたアド
レスが、切換え回路３の入力端子３２から出力端子３３
を経て、ＲＡＭＩのアドレス端子１２に入力され、その
アドレスに格納されているデータがデータ端子１１から
読出され、切換え回路２の端子２３．２２を介して外部
に送出される。

〔発明が解決しようとする問題点〕

運用開始に際しての書込みアドレスを発生する回路及び
データの発生回路が、通常読出し使用時と異なるために
、ＲＡＭのアドレス端子側とデータ端子側にそれぞれ切
換え回路を設置して書込み時と通常読出し使用時とのデ
ータバスの切換えが必要である。

データが例えば８ビツトで構成されていると、データバ
スは８本のデータ線を必要とし、ＲＡＭのデータ端子側
の切換え回路の周辺には少なくともバス端子数倍、即ち
８×３木の配線が必要となる。

ＲＡＭのアドレス端子側の切換え回路についても同様で
、このため実装するには極めて多数の接続配線が錯綜し
、かつ、接続端子数が多くなって、これらの回路を実装
するために大きな面積を必要であった。

本発明はこのような点に鑑みて創出されたもので、外部
接続端子数を最少にすることによって、ＲＡＭとその周
辺回路を包括した単位メモリとして構成され、ＲＯＭの
代用できるメモリを提供することを目的としている。

〔問題点を解決するための手段〕

第１図は本発明の直列データ入力メモリの原理ブロック
図を示す。

第１図において、５は入力する直列データを並列形式の
データに変換する直並列データ変換回路（以下、Ｓ／Ｐ
変換回路と称する）で、入力端子５１には書込み直列デ
ータが入力し、並列データに変換されて、出力端子５２
から切換え回路２を介して記憶回路１０のデータ端子１
０１に接続される。

−４，６はアドレスカウンタで、入力端子６１にアドレ
スカウンタパルスが入力し、その出力端子６２は切換え
回路３を介して記憶回路１０に接続される。

即ち、書込みデータは直列形式で入力し、その格納され
るアドレスはアドレスカウンタパルスを計数するアドレ
スカウンタの計数値である。

以上の記憶回路１０、切換え回路２，３、Ｓ／Ｐ変換回
路５、アドレスカウンタ６を包括した系で単位メモリと
して構成される。

〔作用〕

書込みデータはこのメモリに直列形式で入力するので、
入力端子線は１本で、データを格納する記憶回路のアド
レスは外部から１本の入力線で入力するアドレスカウン
タパルスを計数して内部で作成される。

従って、バス線は読出しに使用するアドレスバスと、デ
ータバスのみとなり、この系の接続端子数は従来に比べ
て大幅に削減される。

このため、パッケージ化に際して問題となる外部接続端
子数過剰の問題が解決され、パッケージ化が容易になる
。

〔実施例〕

以下、図面を参照してこの発明の実施例を詳細に説明す
る。

なお、全図を通じて同一符号は同一対象物を示す。

第２図は本発明の一実施例であって、Ｓ／Ｐ変換回路５
の入力端子５１には、書込みデータが、データクロック
端子５３のから入力するデータクロックに同期して直列
に入力する。

出力端子５２にはＳ／Ｐ変換された並列データが出力さ
れ、データバスで切換え回路２の端子２１に接続される
。

リセット端子５４は、新しくデータ入力するために、Ｓ
／Ｐ変換回路５を一旦クリヤする信号が入力する。

アドレスカウンタ６はパルス端子６１にアドレスを形成
するアドレスカウンタパルスが入力し、アドレスカウン
タ６はこのアドレスカウンタパルスを計数し、出力端子
６２からその計数値をアドレスとして、切換え回路３の
端子３１に送出する。

リセット端子６３はＳ／Ｐ変換回路５のリセット端子５
４と共通した信号が入力し、アドレスカウンタ６を初期
値、例えばＯにする。

記憶回路１０は単体で読み書きできる記憶回路であって
、通常のＲＡＭと同じ機能をもつものである。

記憶回路１０にデータの書込みに際して、アドレスカウ
ンタの値が書込みデータのアドレスとなるので、１個の
データが入力する都度、１個のアドレスカウンタパルス
が入力して、入力データ毎に異なるアドレスに格納され
ることになる。

切換え回路２，３にはそれぞれモード制御端子２４．３
５があって外部からのモード制御信号によって切換え回
路２，３内の２つの入力端子の何れかの端子が出力端子
に接続される。

即ち、書込みに際してモード制御信号として、書込み信
号が入力すると、切換え回路２の端子２１と端子２３が
接続され、切換え回路３の端子３１と端子３３が接続さ
れる。

また、読出しに際してモード制御信号として、読出し信
号が入力すると、それぞれの切換え回路２．３の内部接
続が、前記接続と反対側端子に切換えられる。

そして、読出しに際して外部からアドレス入力が切換え
回路３の端子３２に入力すると、そのアドレスに格納さ
れているデータが、切換え回路２の端子２１から出力さ
れる。

上記した本発明のメモリでは、書込みデータは直列形式
のデータであるが、切換え回路３の端子２１に接続され
るデータバスから並列形式のデータも、書込みデータと
して入力することができるようにしてもよい。

〔発明の効果〕

以上述べてきたように、本発明によれば、ＲＡＭとその
周辺回路を包括した系の外部接続端子数を最少にでき、
メモリとしてパッケージ化するのに、実用的には極めて
有用である。

【図面の簡単な説明】

第１図は本発明の直列データ入力メモリの原理ブロック
図、 第２図は本発明の一実施例のブロック図、第３図は従来
例の図である。 図において、 ２．３は切換え回路、 ５は直並列データ変換回路、 ６はアドレスカウンタ、 １０は記憶回路である。 梼萌−雁ｆ！ブＯ”ｉり■ 第１図 Ｊ−ｆ：ｖ４Ｉｎ　建ｊ色＋１Ｊｔｐ＋−ｒｏ−ｔ７ｒ
ｔｎ第２図 艷来朗／ｌ閃 第３図

Claims (1)

1. 【特許請求の範囲】 　直列に入力するデータを並列データに変換する直並列
   データ変換回路（５）と、 アドレスカウンタパルスを計数してアドレスとするアド
   レスカウンタ（６）と、 書込み読出し可能な記憶回路（１０）とで構成され、書
   込みに際して、 前記直並列データ変換回路（５）の出力を書込みデータ
   とし、 前記アドレスカウンタ（６）が指示するアドレスに書込
   むことを特徴とする直列データ入力メモリ。