JP2831120B2 - 半導体集積回路 - Google Patents

Description

【発明の詳細な説明】 〔概要〕 パルス幅測定回路とリロードタイマ回路の機能を備え
た半導体集積回路に関し、 パルス幅測定回路とリロードタイマ回路とで使用する
カウンタとレジスタとを共通化して回路規模を縮小する
ことを目的とし、 カウントクロック信号の入力に基づいてカウント動作
を行うカウンタと、カウンタによるカウント値を格納す
るためのレジスタと、そのレジスタに格納された格納デ
ータをカウンタに出力するかあるいはカウンタのカウン
トデータをレジスタに格納するかを選択する制御回路と
を備えて構成する。

〔産業上の利用分野〕

この発明はパルス幅測定回路とリロードタイマ回路の
機能を備えた半導体集積回路に関するものである。

近年のマイクロコンピュータに使用する半導体集積回
路ではそのチップサイズの小型化が益々強く要請されて
いる。このため、半導体集積回路内に設けられるリロー
ドタイマ回路及びパルス幅測定回路においてその回路規
模の縮小が要請されている。

〔従来の技術〕

従来のワンチップマイコンは例えば第３図に示すよう
にチップ１上にCPU2、ROM3、RAM4、パルス幅測定回路５
及びリロードタイマ回路６等が設けられている。

パルス幅測定回路５は第４図に示すように測定パルス
幅検出回路７に被測定パルスが入力されると、例えば被
測定パルスがＨレベルにあるとき動作許可信号SG1が測
定パルス幅検出回路７からカウントクロック生成回路８
に出力される。

カウントクロック生成回路８には常にはクロック信号
CLKが入力され、前記動作許可信号SG1が入力された時に
限り入力されたクロック信号CLKをカウントクロック信
号SG2としてカウンタ９に出力する。そして、カウンタ
９は入力されたカウントクロック信号SG2をカウントし
てそのカウント値をバッファレジスタ10に格納する。従
って、バッファレジスタ10に格納されるカウント値に基
づいて被測定パルスのパルス幅が検出される。

リロードタイマ回路６は第５図に示すようにカウント
クロック生成回路８にクロック信号CLKと動作許可信号S
G1が入力され、同カウントクロック生成回路８は動作許
可信号SG1が入力された時に限りクロック信号CLKをカウ
ントクロック信号SG2としてカウンタ９に出力する。

カウンタ９にはリロードレジスタ11に設定されている
設定値が入力されており、カウンタ９はその設定値から
カウントクロック信号SG2に基づくパルス数を順次減算
する。そして、リロードレジスタ11から入力される設定
値が減算し尽くされる時間に基づいて所定の時間を区切
るタイマ回路として動作し、その設定値はリロードレジ
スタ11からカウンタ９に繰り返し設定される。

従って、パルス幅測定回路５とリロードタイマ回路６
とはカウンタ９によるカウント値を入力するバッファレ
ジスタ10とあらかじめ設定された設定値をカウンタ９に
出力するリロードレジスタ11との相違を除いてその構成
は類似している。

〔発明が解決しようとする課題〕

上記のように従来のワンチップマイコンではパルス幅
測定回路５とリロードタイマ回路６とが類似した構成で
あるにも関わらずそれぞれ独立して設けられているた
め、面積効率が悪くチップサイズを縮小する上での障害
となっている。

この発明の目的は、パルス幅測定回路とリロードタイ
マ回路とで使用するカウンタとレジスタとを共通化して
回路規模を縮小可能とする半導体集積回路を提供するこ
とにある。

〔課題を解決するための手段〕

第１図は本発明の原理説明図である。すなわち、カウ
ントクロック信号SG2の入力に基づいてカウント動作を
行うカウンタ15には同カウンタ15によるカウント値を格
納し、あるいは格納された格納データをカウンタ15に出
力するレジスタ13を接続し、そのレジスタ13に格納され
た格納データをカウンタ15に出力するかあるいはカウン
タ15のカウントデータをレジスタ13に格納するかを選択
する制御回路14を備えている。

〔作用〕

制御回路14の動作によりレジスタ13はカウンタ15のカ
ウントデータを格納するバッファレジスタとして動作す
るかあるいはレジスタ13の格納データをカウンタ15に出
力するリロードレジスタとして動作する。従って、共通
のレジスタ13及びカウンタ15によりパルス幅測定回路あ
るいはリロードタイマ回路を構成することが可能とな
る。

〔実施例〕

以下、この発明を具体化した第一の実施例を第２図に
従って説明する。

データバス12と１ビットのレジスタ13との間には第一
のセレクタ14aが介在され、レジスタ13と１ビットの減
算カウンタ15との間には第二のセレクタ14bが介在され
ている。また、カウンタ15は前記第一のセレクタ14aに
接続され、レジスタ13はデータバス12に接続され、カウ
ンタ15には前記従来例と同様なカウントクロック生成回
路からカウントクロック信号SG2が入力されている。

そして、第一及び第二のセレクタ14a,14bにはこの回
路をパルス幅測定回路として使用するかあるいはリロー
ドタイマ回路として使用するかを選択するための機能切
り換えフラグFLが入力され、例えばＨレベルの機能切り
換えフラグFLが入力されると第一のセレクタ14aはカウ
ンタ15の出力信号をレジスタ13に出力し、第二のセレク
タ14bはレジスタ13とカウンタ15との接続を遮断してレ
ジスタ13の出力信号をデータバス12に出力させる。

また、例えばＬレベルの機能切り換えフラグFLが第一
及び第二のセレクタ14a,14bに入力されると、第一のセ
レクタ14aはカウンタ15とレジスタ13との接続を遮断
し、データバス12とレジスタ13を接続するとともに、第
二のセレクタ14bはレジスタ13とカウンタ15とを接続す
る。そして、このような構成の単位回路16が複数並列に
形成されて複数ビットのパルス幅測定回路及びリロード
タイマ回路が構成されている。

さて、上記のように構成された回路では同回路をパル
ス幅測定回路として使用する場合には各単位回路16の第
一及び第二のセレクタ14a,14bにＨレベルの機能切り換
えフラグFLを入力するとカウンタ15に入力されるカウン
トクロック信号SG2が各単位回路16のカウンタ15により
複数ビットの２進信号としてカウントされ、そのカウン
ト値が第一のセレクタ14aを介してレジスタ13に格納さ
れ、そのレジスタ13に格納されたカウント値がデータバ
ス12から外部回路に出力される。そして、そのカウント
値に基づいて被測定パルスのパルス幅が測定される。

一方、リロードタイマ回路として使用する場合には各
単位回路16の第一及び第二のセレクタ14a,14bにＬレベ
ルの機能切り換えフラグFLを入力すると、外部回路から
データバス12及び第一のセレクタ14を介してレジスタ13
に所定の設定値を設定可能である。

そして、レジスタ13に設定値を設定すればその設定値
が第二のセレクタ14bを介してカウンタ15に設定され、
カウンタ15に入力されるカウントクロック信号SG2のパ
ルス数が同カウンタ15内の設定値から順次減算されるこ
とにより前記従来例と同様なタイマ回路として動作す
る。そして、設定値が減算され尽くすとレジスタ13から
カウンタ15に新たに設定値が設定されて同様な動作が繰
り返される。

以上のようにこの実施例では機能切り換えフラグFLを
切り換えることにより同一のレジスタ13及びカウンタ15
でパルス幅測定回路及びリロードタイマ回路として動作
させることができる。従って、パルス幅測定回路及びリ
ロードタイマ回路の回路規模を実質的に縮小してチップ
サイズの小型化を図ることができる。

〔発明の効果〕 以上詳述したように、この発明は測定パルス幅検出回
路とリロードタイマ回路とで使用するカウンタとレジス
タとを共通化して回路規模を縮小可能とする半導体集積
回路を提供することができる優れた効果を発揮する。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図は本発明の一実施例を示すブロック図、 第３図は従来のワンチップマイコンの概略を示すブロッ
ク図、 第４図は従来のパルス幅測定回路を示すブロック図、 第５図は従来のリロードタイマ回路を示すブロック図で
ある。 図中、 13はレジスタ、 14は制御回路、 15はカウンタ、 SG2はカウントクロック信号である。

フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 1/14

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】カウントクロック信号（SG2）の入力に基
   づいてカウント動作を行うカウンタ（15）と、 カウンタ（15）によるカウント値を格納するためのレジ
   スタ（13）と、 そのレジスタ（13）に格納された格納データをカウンタ
   （15）に出力するかあるいはカウンタ（15）のカウント
   データをレジスタ（13）に格納するかを選択する制御回
   路（14）と、 を備えたことを特徴とする半導体集積回路。