JPH025127A - 一桁ｂｃｄコード累積加算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は一桁ＢＣＤコード累積加算回路に関し、特に１
０進数の一桁が４ビツトの２進符号で表現される一桁の
Ｂ　ＣＤ　（Ｂｉｎａｒｙ　Ｃｏｄｅｄ　Ｄｅｃｉｍａ
ｌ　）コードを累積加算する一桁ＢＣＤコード累積加算
回路に関する。

〔従来の技術〕

１０進数を表現する場合のＢＣＤコードはよく利用され
ている。第２図は累積ＢＣＤコードデータを得る従来の
累積加算回路の代表例を示す構成図である。

従来のこの種の累積加算回路は、第２図に示す如く、基
本的には、桁上りを考慮して配置される複数の全加算器
９−１．９−１．・・・・・・、９−ｎによるバイナリ
加算回路と、バイナリがらＢＣＤコ−ドに変換するバイ
ナリ・ＢＣＤコード変換回路１１から成り、なお両回路
の演算結合に必要なデータ留保を行なう一種の記憶回路
としてのラッチ回路１０を備えて構成されていた。

データ入力端子８から入力したバイナリ信号は、全加算
器９−１〜９−ｎで累積加算され、ラッチ回路１０を介
してバイナリ・ＢＣＤコード交換回路１１に提供されて
入力に対応して累積ＢＣＤデータ出力端子１２に併記し
て表示内容を示すＢＣＤコードで出力される。

〔発明が解決しようとする課題〕

上述した従来の一桁ＢＣＤコード累積加算回路は、複数
のバイナリ加算回路および複雑な構成のバイナリ・ＢＣ
Ｄコード変換回路をその基本構成として必要とするので
、回路構成が著しく複雑化し、従って部品素子数の増大
も避けられないという欠点がある。

本発明の目的は上述した欠点を除去し、著しく回路構成
を簡素化した一桁ＢＣＤコード累積加算回路を提供する
ことにある。

〔課題を解決するための手段〕

本発明の一桁ＢＣＤコード累積加算回路は、桁ＢＣＤコ
ードの入力と現在までの前記入力の累積結果の１の桁の
ＢＣＤコードとを加算しつつ１０の位の桁上りが発生す
る場合には累積結果の１の桁のＢＣＤコードとともに１
０の桁上り信号を出力する全加算器と、前記全加算器の
出力を受けつつ前記１０の桁上り信号を入力するごとに
前記１０の桁上りパルスを出力するとともに前記累積結
果の１の桁のＢＣＤコードを出力する出力回路と、前記
出力回路の出力する１０の桁上りパルスをカウントしつ
つ累積結果の１０桁以上の桁をＢＣＤコードで出力する
１０進ＢＣＤカウンタと、前記出力回路と１０進ＢＣＤ
カウンタの出力を留保しつつ累積ＢＣＤデータとして出
力するラッチ回路とを備えて構成される。

〔実施例〕

次に、図面を参照して本発明の詳細な説明する。

第１図は本発明の一桁ＢＣＤコード累積加算回路の一実
施例の構成図である。

第１図に示す実施例の構成は、４ビツトの一桁ＢＣＤコ
ードの入力端子１．入力端子１がら受ける加算と現在ま
での累積値とを加算する１個の全加ＴＩ　２ｙ　２　、
’“１０″の桁上りパルスと”１″の桁のＢＣＤコード
を出力する出力回路３．出力回路３の出力する１０″°
の桁上り信号をカウントする１０進ＢＣＤカウンタ４，
１０進ＢＣＤカウンタ４の出力をラッチしつつ１ｏのベ
キ巣位ステップの累積ＢＣＤデータを出力するラッチ回
路５１、出力回路３の出力する“１″の桁ＢＣＤコード
をラッチしつつ“１”の桁累積ＢＣＤデータとして出力
するラッチ回路５−２．累積ＢＣＤデータ出力端子７を
備えて構成される。

次に、第１図の実施例の動作について説明する。

入力端子１には４ビツト構成の一桁ＢＣＤコードが入力
される。このＢＣＤコードは０〜９までのいずれかが次
次に入力される。一方、全加算器２における現在までの
累積結果のＢＣＤコードも０〜９のいずれかである。

従って、全加算器２における最大加算は１８で、”　１
０　”の桁上りは１回の加算あたり１回あるが否かであ
る。

いま、仮に、入力が８．累積結果が４であるとすると、
全加算器２における加算は１２となる。

全加算器２は１ビツトの１０“の桁上り信号と４ビツト
の１″の桁のＢＣＤコード、この場合は２に相当するＢ
ＣＤコードの５ビツトを出力し出力回路３に供給する。

従って、この状態における累積結果は２であり、この２
が次に入力される加数と加算されることとなる。

出力回路３は、こうして受ける”　１０　”の桁上り信
号ごとに“１０゛の桁上りパルスを発生してこれを１０
進ＢＣＤカウンタ４の加算パルスとして供給するととも
に、“１″′の桁ＢＣＤコードをラッチ回路５−２に供
給する。

１０進ＢＣＤカウンタ４は、１０進のＢＣＤカウンタを
多段接続して構成され、入力する１０“の桁上りパルス
をカウントしつつ１０桁以上の桁を指定する出力をラッ
チ回路５−１に供給する。

ラッチ回路５−１．５−２はそれぞれ、入力端子６を介
して受けるラッチ信号によって入力のラッチ処理を行な
い、ラッチ回路５−１は累積加算値の１０のベキ巣位Ｂ
ＣＤコード出力を、またラッチ回路５−２は１′”の桁
ＢＣＤコード出力を累積ＢＣＤデータ出力端子７に出力
する。またラッチ回路５−２の“１°°の桁ＢＣＤコー
ド出力は全加算器２に累積結果データとして提供される
。

こうして、著しく簡素化した回路での一桁ＢＣＤコード
の加算が実施できる。

なお、第１図の実施例は本発明の一実施例を示すに過ぎ
ず、この変形例も種種考えられる。

たとえば、出力回路３は、これを全加算器２と同一のハ
ードウェア構成としてもよく、また第１図に示す１０桁
以上の桁設定も任意に設定できるものであり、かかる変
形は本発明の趣旨を損うことなく容易に実施できるもの
である。

〔発明の効果〕

以上説明したように本発明によれば、−桁ＢＣＤデータ
を全加算器で加算後に１０″の桁上りに対しては桁上り
ごとに発生するパルスをカウントしつつ１０桁以上の桁
をＢＣＤデータとして出力し、これと“１゛′の桁のみ
の累積データのＢＣＤデータとを組合せ出力することに
よって、著しく構成を簡素化したー桁ＢＣＤコード累積
加算回路が実現できるという効果かある。

【図面の簡単な説明】

第１図は本発明の一桁ＢＣＤコード累Ｔ責加算回路の一
実施例の構成図、第２図は従来の累積加算回路の構成図
である。 １・・・入力端子、２・・・全加算回路、３・・・出力
回路、４・・・１０進ＢＣＤカウンタ、５−１．５−２
・・・ラッチ回路、６・・・入力端子、７・・・累積Ｂ
ＣＤデータ出力端子、８・・・データ入力端子、９−１
〜９−ｎ・・・全加算回路、１０・・・ラッチ回路、１
１・・・バイナリ・ＢＣＤコード変換回路、１２・・・
累積ＢＣＤデータ出力端子。

Claims (1)

1. 【特許請求の範囲】 一桁ＢＣＤコードの入力と現在までの前記入力の累積結
   果の１の桁のＢＣＤコードとを加算しつつ１０の位の桁
   上りが発生する場合には累積結果の１の桁のＢＣＤコー
   ドとともに１０の桁上り信号を出力する全加算器と、 前記全加算器の出力を受けつつ前記１０の桁上り信号を
   入力するごとに前記１０の桁上りパルスを出力するとと
   もに前記累積結果の１の桁のＢＣＤコードを出力する出
   力回路と、前記出力回路の出力する１０の桁上りパルス
   をカウントしつつ累積結果の１０桁以上の桁をＢＣＤコ
   ードで出力する１０進ＢＣＤカウンタと、前記出力回路
   と１０進ＢＣＤカウンタの出力を留保しつつ累積ＢＣＤ
   データとして出力するラッチ回路と、 を備えて成ることを特徴とする一桁ＢＣＤコード累積加
   算回路。