JPH02148913A - デジタル分周装置 - Google Patents
デジタル分周装置Info
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- JPH02148913A JPH02148913A JP30209888A JP30209888A JPH02148913A JP H02148913 A JPH02148913 A JP H02148913A JP 30209888 A JP30209888 A JP 30209888A JP 30209888 A JP30209888 A JP 30209888A JP H02148913 A JPH02148913 A JP H02148913A
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- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 229920000742 Cotton Polymers 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデジタル分周装置に関するものである。
デジタル分周装置は入力パルス列を適宜な分周比と対応
した数のパルス出力をなすもので従来の分周装置として
は、カウントタイプのものと２進レイト分周器のものが
最も一般的である。カウントタイプのものは入力パルス
数を整数分の１に分周するもので、分周比Ｋ（Ｋ：正整
数）を設定すると入力パルスに対してに−１，に−２−
・−−−−−１０と順次カウントして行き、ｒＯＪをカ
ウントした瞬間にパルスを１個出力するものである。し
かし前記の分周器は分周比が整数分の１に限定されてし
まう欠点を有する。また２進レイト分周器は、通常フリ
ップフロップ構成を４段カスケード接続すると共に、分
周比を定めるための分周比選択信号を並列入力端子に予
めカウント値としてロードできる構成となっているもの
であるが、その分周比は１／１６〜１５／１６に限定さ
れる。
した数のパルス出力をなすもので従来の分周装置として
は、カウントタイプのものと２進レイト分周器のものが
最も一般的である。カウントタイプのものは入力パルス
数を整数分の１に分周するもので、分周比Ｋ（Ｋ：正整
数）を設定すると入力パルスに対してに−１，に−２−
・−−−−−１０と順次カウントして行き、ｒＯＪをカ
ウントした瞬間にパルスを１個出力するものである。し
かし前記の分周器は分周比が整数分の１に限定されてし
まう欠点を有する。また２進レイト分周器は、通常フリ
ップフロップ構成を４段カスケード接続すると共に、分
周比を定めるための分周比選択信号を並列入力端子に予
めカウント値としてロードできる構成となっているもの
であるが、その分周比は１／１６〜１５／１６に限定さ
れる。
そこで任意の分周比を得る手段が種々提案されている。
例えば特公昭６２−４３５６９号公報にはＩＩＩＩＯＭ
に予め分周比データ及びリセットデータを書き込んでお
き、入力パルスを２進カウンタでカウントしＲＯＭに入
力させ、分周比データに基づいて分周波出力が定まると
共に、分母数値をカウントする毎に２進カウンタをリセ
ットするような手段が開示されている。また特公昭６１
−１１４９１号公報には所望の分周比を得られるまで分
周回路を多段にしたものが示されており、特公昭６２−
１１８１４３号公報には（入力パルス数）／（出力パル
ス数）の数値の整数分の出力をなすデバイダと小数点以
下骨の出力をなすデバイダとを備えたものが示されてい
る。
に予め分周比データ及びリセットデータを書き込んでお
き、入力パルスを２進カウンタでカウントしＲＯＭに入
力させ、分周比データに基づいて分周波出力が定まると
共に、分母数値をカウントする毎に２進カウンタをリセ
ットするような手段が開示されている。また特公昭６１
−１１４９１号公報には所望の分周比を得られるまで分
周回路を多段にしたものが示されており、特公昭６２−
１１８１４３号公報には（入力パルス数）／（出力パル
ス数）の数値の整数分の出力をなすデバイダと小数点以
下骨の出力をなすデバイダとを備えたものが示されてい
る。
任意の分周比の分周波出力を得る手段について種々の手
段を前記したが、ＲＯＭを用いたものは分数で表示さる
任意数値の分周比を得ることができるが、データを態々
ＲＯＭに書き込む必要があり、多段回路を用いる手段は
分周比の決定手段が煩雑であり、更に２個のデバイダを
用いる手段は通常の分周比の逆数の小数点以下が小さい
とき、例えば１０／３７のような場合は良いが、９／１
３． ７／１５ような分周比の場合は１３／ ９ ＝１
．４４．１５／ ７ ＝２．１４と近似的な分周出力と
なる。そこで本発明は分数表示される分周比が容易に設
定でき、且つ装万全体を簡単な構成とした分周装置を提
供せんとしたものである。
段を前記したが、ＲＯＭを用いたものは分数で表示さる
任意数値の分周比を得ることができるが、データを態々
ＲＯＭに書き込む必要があり、多段回路を用いる手段は
分周比の決定手段が煩雑であり、更に２個のデバイダを
用いる手段は通常の分周比の逆数の小数点以下が小さい
とき、例えば１０／３７のような場合は良いが、９／１
３． ７／１５ような分周比の場合は１３／ ９ ＝１
．４４．１５／ ７ ＝２．１４と近似的な分周出力と
なる。そこで本発明は分数表示される分周比が容易に設
定でき、且つ装万全体を簡単な構成とした分周装置を提
供せんとしたものである。
本発明は上記課題を解決するために任意の値に出力値を
設定できる係数設定器と、最大計数値Ｍの加算器を備え
、Ａ回のパルス入力に対しＢ回のパルスを出力する分周
比Ｂ／Ａ （Ｂ≦Ａ）を得るべく係数設定器により分子
数値Ｂと、最大計数値Ｍから分母数値Ａを引いた（Ｍ−
Ａ）とを設定し、入力パルスが変化する毎に加算器に分
子数値Ｂと（Ｍ−Ａ）とを交互に加算し、加算器がオー
バーフローしたときには出力パルスを出力し、さらにこ
の出力パルスが出力されたときまたは分子数値Ｂが加算
器に加算されたときには加算器の加算結果を後の入力パ
ルス信号入力時に加算器に出力される分子数値Ｂもしく
は（Ｍ−Ａ）の被加算値にしたことを特徴とし、簡単な
回路構成で分周回路を得ることを目的としたものである
。
設定できる係数設定器と、最大計数値Ｍの加算器を備え
、Ａ回のパルス入力に対しＢ回のパルスを出力する分周
比Ｂ／Ａ （Ｂ≦Ａ）を得るべく係数設定器により分子
数値Ｂと、最大計数値Ｍから分母数値Ａを引いた（Ｍ−
Ａ）とを設定し、入力パルスが変化する毎に加算器に分
子数値Ｂと（Ｍ−Ａ）とを交互に加算し、加算器がオー
バーフローしたときには出力パルスを出力し、さらにこ
の出力パルスが出力されたときまたは分子数値Ｂが加算
器に加算されたときには加算器の加算結果を後の入力パ
ルス信号入力時に加算器に出力される分子数値Ｂもしく
は（Ｍ−Ａ）の被加算値にしたことを特徴とし、簡単な
回路構成で分周回路を得ることを目的としたものである
。
本発明の実施例を第１図のブロック図と第２図の流れ図
及び第３図の動作説明図を用いて説明する。
及び第３図の動作説明図を用いて説明する。
パルス発生器ｌはチエ−ティ比５０％のパルス信号を出
力する。このパルス信号は係数選択回路２へ出力される
。
力する。このパルス信号は係数選択回路２へ出力される
。
係数選択回路２はパルス信号の立ち上がり、立ち下がり
毎に係数設定器３に接続された２本の信号１９ａ、ｂの
出力のどちらか一方を交互にオンさせる回路である。
毎に係数設定器３に接続された２本の信号１９ａ、ｂの
出力のどちらか一方を交互にオンさせる回路である。
係数設定器３は内部に２個所任意の値を記憶させること
のできる記憶部３ａ、３ｂを持った記憶回路である。こ
れら記憶部３ａは信号線ａで、記憶部３ｂは信号ｖＡｂ
で係数選択回路２と接続されている。信号線ａまたは信
号線すのオン出力で記憶部３ａ、３ｂのどちらか一方が
電気的に選択され、選択された記憶部３ａ、３ｂの一方
は後述の加算器４に記憶値を出力する。
のできる記憶部３ａ、３ｂを持った記憶回路である。こ
れら記憶部３ａは信号線ａで、記憶部３ｂは信号ｖＡｂ
で係数選択回路２と接続されている。信号線ａまたは信
号線すのオン出力で記憶部３ａ、３ｂのどちらか一方が
電気的に選択され、選択された記憶部３ａ、３ｂの一方
は後述の加算器４に記憶値を出力する。
加算器４は、係数選択回路２により選択された記憶部３
ａ、３ｂの一方の記憶値とラッチ回路５にラッチしであ
る値とを足し合わせる演算回路である。内部のカウンタ
がオーバーフローすると、ラッチ回路５及び出力装置６
へ接続しである信号線Ｃをオンにする。
ａ、３ｂの一方の記憶値とラッチ回路５にラッチしであ
る値とを足し合わせる演算回路である。内部のカウンタ
がオーバーフローすると、ラッチ回路５及び出力装置６
へ接続しである信号線Ｃをオンにする。
ラッチ回路５は、加算器４から信号線Ｃで接続されてい
るほか、係数選択回路２から信号線ａで、加算器４から
データ線ｄで、加算器４ヘデータ線ｅでそれぞれ接続さ
れている。信号線ａ及び信号線Ｃの出力に応じて係数設
定器３から加算器４へ出力される記憶値の被加算値を決
定するのがこのラッチ回路５の役割であるが後の具体例
で詳しく説明する。
るほか、係数選択回路２から信号線ａで、加算器４から
データ線ｄで、加算器４ヘデータ線ｅでそれぞれ接続さ
れている。信号線ａ及び信号線Ｃの出力に応じて係数設
定器３から加算器４へ出力される記憶値の被加算値を決
定するのがこのラッチ回路５の役割であるが後の具体例
で詳しく説明する。
出力装置６は信号線Ｃからオンが出力されたとき、一定
時間ハイレベルのパルス信号を出力する装置である。
時間ハイレベルのパルス信号を出力する装置である。
次に第２図、第３図を用いて動作を説明する。
面この例で用いられる加算器の最大計数値Ｍは「１６」
であり、所望の分周比はｒ ７ ／ＩＩＪに設定した。
であり、所望の分周比はｒ ７ ／ＩＩＪに設定した。
したがって分母数値Ａ−ｒｌｌＪ 、分子数値Ｂ＋「７
」であり、記憶部３ａには（Ｍ−Ａ）すなわち「５」が
、記憶部３ｂにはＢすなわち「７」が記憶されているも
のとする。
」であり、記憶部３ａには（Ｍ−Ａ）すなわち「５」が
、記憶部３ｂにはＢすなわち「７」が記憶されているも
のとする。
第３図のパルス番号１において説明する。パルス発生器
ｌからパルス信号の立ち上がりが係数選択回路２へ出力
されると、この係数選択回路２は信号線すをオンにし、
係数設定器３に出力する（第２図Ａ、 Ｂ）。このた
め記憶部３ｂが選択され（第２図Ｃ）、加算器４へ記憶
部３ｂ内の記憶値「７」が出力される。加算器４内では
、この記憶値「７」と、ラッチ回路５内の初期値ｒＯＪ
とが加算され、加算器４内の加算値は「７」となる（信
号線Ｃはオフのままである判哄イ（ロ）中。信号！ｌｌ
！ｊＩｂの出力オンにより記憶部３ｂが選択されたため
、加算器４内の加算結果「７」をラッチ回路５に記憶さ
せておく （第２図Ｇ）。
ｌからパルス信号の立ち上がりが係数選択回路２へ出力
されると、この係数選択回路２は信号線すをオンにし、
係数設定器３に出力する（第２図Ａ、 Ｂ）。このた
め記憶部３ｂが選択され（第２図Ｃ）、加算器４へ記憶
部３ｂ内の記憶値「７」が出力される。加算器４内では
、この記憶値「７」と、ラッチ回路５内の初期値ｒＯＪ
とが加算され、加算器４内の加算値は「７」となる（信
号線Ｃはオフのままである判哄イ（ロ）中。信号！ｌｌ
！ｊＩｂの出力オンにより記憶部３ｂが選択されたため
、加算器４内の加算結果「７」をラッチ回路５に記憶さ
せておく （第２図Ｇ）。
次にパルス番号２において説明する。パルス発生器１か
らパルス信号の立ち下がりが出力されると、係数選択回
路２は信号′４ｉＡａをオンにし、記憶部３ａを選択し
て加算器４へ記憶部３ａ内に記憶しである記憶値「５」
を出力する（第２図Ａ、Ｈ）。
らパルス信号の立ち下がりが出力されると、係数選択回
路２は信号′４ｉＡａをオンにし、記憶部３ａを選択し
て加算器４へ記憶部３ａ内に記憶しである記憶値「５」
を出力する（第２図Ａ、Ｈ）。
この記憶値「５」は前記パルス番号１でラッチ回Ｐｒ５
にラッチされた値「７」を被加算値とし「５Ｊ ＋ ｒ
７Ｊの処理を行い、加算結果「１２」とする−せず、信
号線Ｃはオフのままである。しかしこ＾ のパルス番号２の場合はパルス番号１とは違い、信号綿
ａによって記憶部３ａが選択されたため加算結果「１２
」はランチ回路５にはラッチされず、パルス番号１でラ
ッチされた値「７」がそのままラッチされている。
にラッチされた値「７」を被加算値とし「５Ｊ ＋ ｒ
７Ｊの処理を行い、加算結果「１２」とする−せず、信
号線Ｃはオフのままである。しかしこ＾ のパルス番号２の場合はパルス番号１とは違い、信号綿
ａによって記憶部３ａが選択されたため加算結果「１２
」はランチ回路５にはラッチされず、パルス番号１でラ
ッチされた値「７」がそのままラッチされている。
パルス番号３はパルス番号１と同様の動作をするので省
略する。但しラッチ回路５内にラッチされた値は記憶部
３ｂの記憶値「７」とパルス番号２でラッチされた「７
」との和「１４Ｊである。
略する。但しラッチ回路５内にラッチされた値は記憶部
３ｂの記憶値「７」とパルス番号２でラッチされた「７
」との和「１４Ｊである。
次にパルス番号４において説明する。パルス発生器１か
らパルス信号が出力されると、加算器４では記憶部３ａ
の記憶値「５」がランチ回路５にラッチされていた値「
１４」と加算される（第２図Ａ、Ｂ、Ｈ，Ｉ）。その結
果加算値はｒ５Ｊ ＋ ｒ」となる。この信号線Ｃのオ
ン信号は出力装置６に出力され、一定時間ハイレベルの
パルス信号を出力する（第２図Ｆ）。同時に、加算器４
内の「３」をラッチ回路５でラッチするものである（第
２図Ｇ）。
らパルス信号が出力されると、加算器４では記憶部３ａ
の記憶値「５」がランチ回路５にラッチされていた値「
１４」と加算される（第２図Ａ、Ｂ、Ｈ，Ｉ）。その結
果加算値はｒ５Ｊ ＋ ｒ」となる。この信号線Ｃのオ
ン信号は出力装置６に出力され、一定時間ハイレベルの
パルス信号を出力する（第２図Ｆ）。同時に、加算器４
内の「３」をラッチ回路５でラッチするものである（第
２図Ｇ）。
この様にパルス信号の入力毎に上記動作を繰り返すと第
３図の表が完成する。この表からパルス信号が「１１」
入力する間に「７」のパルスが出力されることが分かる
。
３図の表が完成する。この表からパルス信号が「１１」
入力する間に「７」のパルスが出力されることが分かる
。
尚、この実施例ではパルス信号の立ち上がり、立ち下が
りを用いて係数選択回路２を制御していたが、パルスの
立ち上がりのみ、または立ち下がりのみで同様の制御を
行っても同様の効果を得ることができる。
りを用いて係数選択回路２を制御していたが、パルスの
立ち上がりのみ、または立ち下がりのみで同様の制御を
行っても同様の効果を得ることができる。
本発明は任意の値に出力値を設定できる係数設定器と、
最大計数値Ｍの加算器を備え、Ａ回のパルス入力に対し
Ｂ回のパルスを出力する分周比Ｂ／Ａ （Ｂ≦Ａ）を得
るべく係数設定器により分子数値Ｂと、最大計数値Ｍか
ら分母数値Ａを引いた（Ｍ−Ａ）とを設定し、入力パル
スが変化する毎に加算器に分子数値Ｂと（Ｍ−Ａ）とを
交互に加算し、加算器がオーバーフローしたときには出
力パルスを出力し、さらにこの出力パルスが出力された
ときまたは分子数値Ｂが加算器に加算されたときには加
算器の加算結果を後の入力パルス信号入力時に加算器に
出力される分子数値Ｂもしくは（Ｍ−Ａ）の被加算値に
したことを特徴としたことにより簡単な回路構成ですぐ
れた分周回路を得ることができる。
最大計数値Ｍの加算器を備え、Ａ回のパルス入力に対し
Ｂ回のパルスを出力する分周比Ｂ／Ａ （Ｂ≦Ａ）を得
るべく係数設定器により分子数値Ｂと、最大計数値Ｍか
ら分母数値Ａを引いた（Ｍ−Ａ）とを設定し、入力パル
スが変化する毎に加算器に分子数値Ｂと（Ｍ−Ａ）とを
交互に加算し、加算器がオーバーフローしたときには出
力パルスを出力し、さらにこの出力パルスが出力された
ときまたは分子数値Ｂが加算器に加算されたときには加
算器の加算結果を後の入力パルス信号入力時に加算器に
出力される分子数値Ｂもしくは（Ｍ−Ａ）の被加算値に
したことを特徴としたことにより簡単な回路構成ですぐ
れた分周回路を得ることができる。
第１図は本発明のブロック図、第２図は本発明の動作を
示した流れ図、第３図は本発明の動作を具体的に説明す
るための図である。 １・−パルス発生器 ２−係数選択回路 ３・・・・・係数設定器 ４−加算器 ５−・ラッチ回路 ６・−・出力装置 第３図
示した流れ図、第３図は本発明の動作を具体的に説明す
るための図である。 １・−パルス発生器 ２−係数選択回路 ３・・・・・係数設定器 ４−加算器 ５−・ラッチ回路 ６・−・出力装置 第３図
Claims (1)
- （１）任意の値に出力値を設定できる係数設定器と、最
大計数値Ｍの加算器を備え、Ａ回のパルス入力に対しＢ
回のパルスを出力する分周比Ｂ／Ａ（Ｂ≦Ａ）を得るべ
く係数設定器により分子数値Ｂと、最大計数値Ｍから分
母数値Ａを引いた（Ｍ−Ａ）とを設定し、入力パルスが
変化する毎に加算器に分子数値Ｂと（Ｍ−Ａ）とを交互
に加算し、加算器がオーバーフローしたときには出力パ
ルスを出力し、さらにこの出力パルスが出力されたとき
または分子数値Ｂが加算器に加算されたときには加算器
の加算結果を後の入力パルス信号入力時に加算器に出力
される分子数値Ｂもしくは（Ｍ−Ａ）の被加算値にした
ことを特徴とするデジタル分周装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30209888A JPH02148913A (ja) | 1988-11-29 | 1988-11-29 | デジタル分周装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30209888A JPH02148913A (ja) | 1988-11-29 | 1988-11-29 | デジタル分周装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02148913A true JPH02148913A (ja) | 1990-06-07 |
Family
ID=17904905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30209888A Pending JPH02148913A (ja) | 1988-11-29 | 1988-11-29 | デジタル分周装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02148913A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004509499A (ja) * | 2000-09-14 | 2004-03-25 | クゥアルコム・インコーポレイテッド | デュアルエッジｍ／ｎカウンタ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS607416A (ja) * | 1983-06-27 | 1985-01-16 | Fuji Photo Film Co Ltd | 画像走査読取装置 |
| JPS62225027A (ja) * | 1986-03-27 | 1987-10-03 | Toshiba Corp | 可変分周器 |
| JPS6347013A (ja) * | 1986-08-11 | 1988-02-27 | Daito Seiki Kk | 切断機用定寸バイス装置 |
-
1988
- 1988-11-29 JP JP30209888A patent/JPH02148913A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS607416A (ja) * | 1983-06-27 | 1985-01-16 | Fuji Photo Film Co Ltd | 画像走査読取装置 |
| JPS62225027A (ja) * | 1986-03-27 | 1987-10-03 | Toshiba Corp | 可変分周器 |
| JPS6347013A (ja) * | 1986-08-11 | 1988-02-27 | Daito Seiki Kk | 切断機用定寸バイス装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004509499A (ja) * | 2000-09-14 | 2004-03-25 | クゥアルコム・インコーポレイテッド | デュアルエッジｍ／ｎカウンタ |
| JP4927301B2 (ja) * | 2000-09-14 | 2012-05-09 | クゥアルコム・インコーポレイテッド | デュアルエッジｍ／ｎカウンタ |
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