SU657615A1 - Программируемый делитель частоты - Google Patents

Description

Изобретение относитс  к импульсно технике и может быть использовано в цифровом синтезаторе частот. Известен делитель частоты с дробным переменным коэффициентом делени  содержащий делитель с переменным коэффициентом делени  и блок исключени  импульсов l. Это устройство работает по программе, вырабатываемо счетчиками дробных разр дов. При это манипул ци  коэффициентами делени  и N+1 в процессе работы делител  частоты с дробным переменным коэффициентом делени ,как правило, осуществл етс  не по оптимальной программе , поэтому имеет место неравномерное распределение исключенных импульсов. Известно также устройство, позвол ющее получить программу равномерно распределенного исключени  импульсов дл  формировани  дробных разр дов коэффициента делени  делител . Это устройство содержит делитель частоты с переменным коэффициентом делени  и блок исключени  импульсов 2. Однако такое устройство сложно по построению, так как в каждом дробном разр де используетс  декада с переменным коэффициентом делени  и декада с посто нньлм коэффициентом, все элементы в дробных разр дах работают от входного сигнала, т.е. должны быть высокочастотными. Цель изобретени  - расширение функциональных возможностей и повышение надежности работы устройства. Поставленна  цель достигаетс  тем, что в программируемый делитель частоты , содержащий делизГелЁ частоты с переменным коэффициентом делени  и блко исключени  импульсов, введены регистры и сумматоры, при этом первые входы делител  частоты с переменным коэффициентом делени  и блока исключени  импульсов объединены и подключены к входной шине, второй вход делител  частоты с переменным коэффициентом делени  соединен с выходом блока исключени  импульсов, первый выход - со вторым входом блока исключени  импульсов, а выход с тактовыми входами регистров, информационные входы которых подключены к информационным выхода 1 сумматоров Соответствующих разр дов, а выходы к первым информационным входам сумматоров соответствующих разр дов, вторые информационные входы и третий вход делител  частоты с переменным коэффициентом делени  подключены

J

к шине ввода кода управлеми , причем выход переноса cvf/iMaTopa старшего разр да соединен с управл ющим входом блока исключени  импульсов , а вход переноса - с выходом переноса сумматора последующего младшего разр да.

На чертеже представлена структурна  электрическа  схема предлагаемого программируемого делител  частоты .

Устройство состоит из делител  частоты 1 с переменным коэффициенто делени , блока 2 исключени  импульс регистров 3, каждый регистр, например , состоит из четырех д-триггеров и сумматоров 4, шины 5 ввода входного кода управлени .

Сигнал поступает наблок 2 и на первый вход делител  частоты I, второй вход которого соединен с выходом блока 2.

Выходной сигнал снимаетс  с выхо делител  частоты 1.

Дл  простоты рассмотрим работу делител  с одним дробным разр дом. Иа информационный вход сумматора 4 поступает код, соответствующий значению дробного разр да коэффициента После поступлени  на вход делител  частоты 1 количества импульсов соответствующих коэффициенту, установленному делителем частоты 1, его выходной импульс переписывает в регистр 3 код числа, который имеетс  в это врем  на информационных выходах сумматора 4. С регистра 3 он вновь поступает на информационный вход сумматора 4 этого же разр да . В сумматоре 4 осуществл етс  арифметическое суммирование трех чисел: поступающего с шины 5, с регистра 3 и с выхода переноса сумматора 4 младшего разр да, если он есть. С приходом очередного импульса делител  частоты 1 код суммы тре чисел записываетс  в регистр 3 данного разр да и т.д. Суммирование продолжаетс  до тех пор, пока сумма чисел, поступающих на сумматор 4, не будет равна или более 10. В этом случае на выходе сумматора 4 выраба ваетс  сигнал переноса, а в сумматоре 4 остаетс  код числа,соответсвующий разности числа, давшего перенос и емкости сумматора 4, т.е. избыток сверх 10. Сигнал переноса 4 поступает на блок 2 и дает ему команду на исключение одного импульса из входной последовательности в очередном цикле счета, что равносильно увеличению коэффициента делени  на единицу.

Дл  примера рассмотрим получение коэффициента делени  N+0,3,

В делителе .частоты 1 устанавливаетс  коэффициент делени  N , а в

76154

сумматоре 4 в разр де дес тых по первому информационному входу поступает код, соответствующий числу 3. С приходом N импульсов на вход делител  частоты 1 с его выхода поступит импульс на тактовый вход регистра 3 5 в разр де дес тых, который перепишет число, имеющеес  в сумматоре 4 данного разр да. Число, записанЕюе в регистр 3, вновь поступает в сумматор 4, в котором образуетс  код JQ числа 6, т.е. сумма числа, записанного в регистре 3 и числа, поступающего с шины 5. В следующем цикле выходной импульс делител  частоты 1 перепишет

это число в регистр 3, а в сумматоре 4 g образуетс  нова  сумма - число 9. По поступлении числа 9 в сумматор 4 с его выхода переноса по витс  сигнал, который дает команду блоку 2 на исключение импульса из входой последовательности в очередном четвертом цикле счета, т.е. коэффициент в этом случае будет N+1. В сумматоре 4 в это врем  запишетс  код, соответствующий числу 2. Следующее увеличение коэффициента на единицу

будет в седьмом и дес том циклах.

Таким образом, в трех циклах из дес ти схема дает возможность получить коэффициент делени  N+1, а усредненный коэффициент будет равен N+ +3/10.

Аналогичным образом работают последующие разр ды, причем сигнальГ переноса подаютс  на вход переноса последующего старшего разр да.

Claims (2)

1.ПатентCUA № 3217267, кл. 331-16, 1966.

2.Авторское свидетельство СССР № 506130, кл. П 03 К 23/00, 1974.