JPS5842890B2 - デイジタル微分解析機 - Google Patents

Description

【発明の詳細な説明】 この発明はディジタル微分解析機、特に複雑な補正演算
の必要な並列式のディジタル微分解析機の演算の高速化
に関するものである。

従来微分方程式を解く手段の一つとしてディジタル微分
解析機（以下ＤＤＡと略記する。

）が用いられて来た。

ＤＤＡの原理については文献（電子計算機・・ンドブツ
ク、情報処理学会編）に詳しく述べられているのでここ
では省略するが、その原理は区分求積法に基づくもので
ある。

このＤＤＡの方式を大別するとディジタル積分器が一つ
づつ直列に演算を行なう直列式と、全てのディジタル積
分器が同時に演算を行なう並列式とがあり、前者は演算
部を共通に用いることが出来るため低価格であること、
およびすでに演算を終了したディジタル積分器の結果を
用いることが出来るので補正演算が簡単で精度良く解を
求められる等の特長を有し従来から多数用いられている
。

しかしディジタル積分器が一つづつ演算を行なうので低
速演算となる欠点を有している。

一方後者は全てのディジタル積分器が同時に演算を行な
うので高速演算が可能である。

しかしディジタル積分器の入力（−次増分、二次増分）
は必らず１積分演算ステップまたはそれ以上前の値しか
用いることが出来ないためにその遅れた度合によって異
なる補正演算が必要となる。

この補正演算が複雑になるとそれに伴って演算回路も複
雑になってくる。

したがってディジタル積分器一つづつに演算回路が必要
となる並列型の場合には少ない回路素子で演算回路を構
成し、かつ高速に演算を行なわねば実用的なりＤＡを実
現することは難かしい。

またＤＤＡ内部の演算はデータを１ビツトづつ直列に加
算する方法と全ビット同時に力ロ算する方法、およびそ
の組み合せの三通りの方法が有ることは通常のディジタ
ル計算機と同様である。

演算部を共通に使用出来る直列型のＤＤＡにおいては高
速化を計るため並列加算方式を、また並列型のＤＤＡに
おいては回路素子を減少するために直列力ロ算方式を採
ることが一般的である。

しかし並列加算方式は直列加算方式に比べて演算速度の
点で浸れているので高速化のために並列型のＤＤＡにお
いても並列加算方式を採用している例もある。

並列力ロ算方式の場合積分値と二次増分の総和を加算す
るために両者の桁合せが必要となり、これがＤＤＡの演
算時間を左右する。

したがって並列力ロ算方式を用いる場合何らかの対策を
施さねば並列加算方式の特長は大巾に損なわれる。

これを解決する手段として米国特許第３５８６８３７ （Ｅｌｅｃｔｒｉｃａｌｌｙ ａｌｔｅｒａｂｌｅ Ｄ
ｉｇｉｔａｌＤｉｆｆｅｒｅｎｔｉａｌ Ａｎａｌｙｚ
ｅｒ ）では三次増分の発生するビット位置を変えるこ
とによって二次増分の積分値に対する加算点を固定し、
上記桁合せを無くし、演算の高速化を計っている。

しかし、これを実現するためには、回路が複雑になる。

本発明は簡単な構成によってディジタル積分器の高速化
を計ることを目的とし、その特徴は演算１ 器を構成する演算部の伝播遅延時間の−（Ｍは整数）に
実効遅延時間を短縮出来ることにあり、さらに玄たこの
伝播遅延時間を短縮するための手段を積極的に利用し、
並列型のＤＤＡに適した補正演算を行なうことにより精
度良い演算を行なわせしむることにある。

本発明の詳細な説明に入る前に本発明の概略について以
下に説明する。

ディジタル積分器の演算時間を大別すると二次増分の総
和を求める時間ＴＰ、積分値と二次増分を加算するため
の桁合せの時間ＴＳ、積分値を求め三次増分を発生する
時間（補正演算も含む）Ｔ工になる。

本発明は並列加算方式、直列加算方式いずれの場合にも
適用することが可能であるが直列加算方式に適用した場
合の方がその効果が顕著に表われ、使用する回路素子が
少く、実用的であるので以下は直列加算方式のＤＤＡに
ついて説明する。

直列力ロ算方式のＤＤＡでは二次増分と積分値を加算す
るための桁合せは両者を加算するタイミングにむきかえ
ることが出来るのでＴ８−Ｏとなる。

したがってテ゛イジタル積分器の演算時間Ｔは直列加算
方式の場合（１）式の如くなる。

Ｔ＝ＴＰ＋Ｔエ （１）ここで
ＴＰは二次増分の力目算方法により異なり二次増分を順
次走査しアツプタ”ランカウンタによって加算する場合
には二次増分の数によって変化し、加算器を用いて加算
する場合には力ロ算器の伝播遅延時間により定する。

またＴ工は積分値を求める加算器むよび補正演算を行な
う加算器、量子化演算を行ない三次増分を発生する加算
器等の伝播遅延時間の総和Ｔｄと積分値を表わすデータ
のビット長Ｎによって定寸り式（２）の如く表わせる。

Ｔ工＝ Ｎ Ｔ ｄ （２）
い咬前記Ｔ１ を定める加算器の間にＭケ所バッファ
レジスタを挿入し加算器出力を一度このバッファレジス
タに保持するとバッファレジスタ間の伝播遅延時間Ｔｄ
Ｂは式（３）となる。

一方演算のためのクロック数は１クロツクで１ビツトの
加算を行なうものとすれは、上記バッファレジスタの最
初のバッファレジスタに保持されたデータが最後部のバ
ッファレジスタに保持される迄Ｍビットタイム要するの
で（Ｎ＋Ｍ）ビットタイムに増加し、式（１）は式（４
）の如く表わすことが出来る。

上述した如く積分演算の時間Ｔは加算器の間にバッファ
レジスタを挿入することによって一積分演算時間を大巾
に短縮出来る。

い１−例として、Ｔｐ＝４００ｎｓ、Ｎ＝１６．Ｍ＝４
．Ｔｄ−４００ｎｓ とすると本発明によればＴ＝２
．０μＳとなりバッファレジスタのない場合のＴ ＝
６．８μＳに比べ３倍以上速度を向上することが出来る
。

以上述べた原理に基づいて構成したＤＤＡの一実施例を
第１図に示す。

第１図において、１はセレクタで、端子ハ、二、ホ、へ
、ト、チに加えられる二次増分ｄｙに相当する信号十Ｄ
Ｙｏ、−ＤＹ。

、＋ＤＹ１．−ＤＹ１゜＋ＤＹ２．−ＤＹ、、および端
子４２口に加えられる一次増分ｄｘに相当する信号十Ｄ
Ｘ、−ＤＸを、端子力、ヨ、夕、しに加えられるタイミ
ング信号ｃｏ−Ｃ３によりセレクトし、出力端子ヌ、ル
にＵＰ信号、ＤＷ信号を出力する。

またζセレクタ１は信号ＤＸＳが端子すに人力されたと
き信号Ｘえ、ＸＢ を出力する。

２はアップダウンカウンタで口、ハ端子に印カ目される
ＵＰ信号およびＤＷ信号によりそれぞれカウントアツプ
およびカウントタ”ランし、二端子よりカウント結果を
出力する。

イ端子は、このカウンタのリセット信号の入力端子であ
る。

３はシフトレジスタで 端子に信号ＤＸＳが入力された
ときにアップダウンカウンタの二端子からのデータを口
端子から取り込み、二端子からクロック信号ぶ入力され
たときに出力端子イを経由してその下位側ビットから順
次シフトアウトする。

１１は１６ビツトのシフトレジスタで積分値を記憶する
もので以下、Ｙレジスタと称する。

同様に４１は１６ビツトのシフトレジスタで積分値の残
余が記憶されるもので以下Ｒレジスタと称する。

１２．１９，２７．３９はそれぞれ１ビツトの加算器で
、イ、口の両端子への入力データおよびハ端子へのキャ
リー信号に基づく加算を行い、二端子に加算値を、ホ端
子に加算後のキャリー信号を出力するものである。

加算器１２は積分演算用の加算器、加算器３９は量子化
演算用の加算器である。

加算器１９゜２７は補正演算用の加算器である。

１３．１Ｂ、２６．４０はＤタイプフリップフロップで
あり、それぞれ加算器１２，１９，２７゜３９のホ端子
からのキャリー信号を記憶する役目をする。

すなわち各フリップフロップの口端子に印加されている
信号をイ端子にクロック信号が印加されたときに記憶し
、かつその記憶値を二端子より出力する。

ハ端子はリセット信号端子である。フリップフロップ２
６．４０のホ端子はプリセット信号の入力端子である。

１６．２３．３１は本発明に特徴的なバッファレジスタ
としてのＤタイプフリップフロップであり、それぞれ、
力ｔｌ算器１２，１９，２７の二端子から各フリップフ
ロップの口端子に入力されているデータを、イ端子にク
ロック信号が入力されたときに記憶し、二端子より出力
する役目をする。

ハ端子はリセット信号の入力端子である。

さらに、１４．１５．２２は本発明に特徴的な池のバッ
ファレジスタとしてのＤタイプフリップフロップであり
、各端子の意味はフリップフロップ１６゜２３．３１と
同じである。

バッファレジスタ１６は積分演算用の加算器１２の出力
を記憶することにより、この加算器１２の演算とこの加
算器１６の出力を使用する後続する演算とを同時に並行
して実行可能ならしめるためのバッファレジスタである
。

バッファレジスタ１４，１５，２２，２３゜３１は補正
用加算器１９．２７とともにこのバッファレジスタ１６
の出力を補正する出力補正回路全構成する。

これらのバッファレジスタ１４゜１５．２２は二次増分
の異なる相位のデータを記憶するための記憶手段として
動作し、これらのバッファレジスタから加算器１９．２
７への入力を制御することにより種々の補正演算を行な
うものである。

バッファレジスタ２３．３１は補正演算用の加算器１９
．２７が、曲の加算器１２．３９と同時に並列に、補正
演算を行いつるようにするためのものである。

４５．４６はそれぞれ３次増分十ＤＺ、 −ＤＺを保存
するためのＤタイプのフリップフロップである。

２８．２９はそれぞれセレクタ１から出力される１次増
分に関する信号ＸＡ、ＸＢをストアするフリップフロッ
プである。

４はレジスタでＹレジスタ１１とシフトレジスタ３の出
力の加算のタイミングを定める定数が記憶されている。

３４は演算すべき内容を決めるための数値が各各蓄えら
れているレジスタである。

レジスタ４．ＩＬ３４はいずれも外部機器（例えばディ
ジタル計算機等）からデータがセットされるが、以下で
は説明のために、演算に先だって所定の数値がセットさ
れているものとし、渣た、これらの外部機器はとくに図
示しない。

５はその定数りをそのイ端子から入力されるダウンカウ
ンタである。

５へのデータのセットはハ端子にセット信号が印加され
たときに行われる。

この夕゛ウンカウンタ５は口端子に入力されるクロック
に同期してカウントダウンする。

二端子はり”ランカウンタ５のボロー信号の出力端子で
ある。

４８はＲＳタイプのフリップフロップでＳ端子に入力さ
れるダウンカウンタ５の二端子からのボロー信号が１と
なったときにセットされる。

３７は演算内容を記憶したレジスタ３４の出力をデコー
ドし、演算内容を決定するテコード回路でありイ〜ト端
子からデコード結果を出力する。

４４は三次増分の有無を判定する三次増分判定回路で、
３０は一次増分の正、負、零を判定するための一次増分
判定回路である。

４７はＪ−にタイプのフリップフロップ回路でイ端子か
らの入力を記憶することによってＹレジスタの極性を保
持する。

２０はセレクタで、セレクト信号Ｓ４＝″′１”のとき
にはイ端子への入力を出力し、Ｓ、−１″のときには口
端子１の人出を出力する。

６．７，８，１０，２５，３３，４２，４３はＡＮＤ回
路、３６．３８はＮＡＮＤＡＮＤ回路。

２Ｌ ４９はＯＲ回路、９，３５はインバータ、２４．
３２は排曲的論理和回路である。

以上の各部品の動作を制御するタイミング信号について
第２図に基づき説明する。

以下では上述のようにＹレジスタ１１およびＲレジスタ
４１のビット数を各々１６ビツト、セレクタ１にむいて
二次増分の加わる入力端子数を３組、−次増分の加わる
入力端子数を１組とした場合を例に取り説明する。

第２図においてＯｎは時刻Ｔｎにおいて発せられるクロ
ックパルスである。

クロック信号Ｃ８はセレクタ１においてＤＹｏ。

−ＤＹｏをセレクトして出力させるために用いられかつ
、Ｄタイプフリップフロップ１３，１８゜２６．４０ｈ
よびＲＳタイプフリップフロップ４８をリセットするの
に用いられる。

クロック信号Ｃ１はセレクタ１において±ＤＹ１をセレ
クトして出力させるために用いられる。

クロック信号Ｃ２はセレクタ１において士ＤＹ２をセレ
クトして出力させるために用いられ、かつ、ダウンカウ
ンタ５にレジスタ４に記憶した定数値をセットする信号
としても用いられる。

クロック信号Ｃ３はセレクタ１において士ＤＸをセレク
トして出力するのに用いられるとともに、り”ランカウ
ンタ５を１だけカウントダウンさせる信号としてさらに
、バッファレジスタ１４，１５゜１６．２２，２３のリ
セットの信号として、また減算の場合のフリップフロッ
プ２６．４０へのキャリー人力のプリセット信号として
用いられる。

クロック信号Ｃ１９はＪＫタイプのフリップフロップ回
路４７の了、に入力として使用される。

クロック信号Ｃ２□は加算器３９からＲレジスタ４１へ
の入力を阻止し、Ｒレジスタ４１の符号ビットを正（す
なわちＯ”）にするとともに、三次増分決定回路４４の
出力をフリップフロップ４５．４６にセットする信号と
して用いられる。

クロック信号ＬＣＰは時刻Ｔ４ より時刻Ｔ２□１での
間に発せられる１９個のパルスで、バッファレジスタ１
５，１８，２２，２３，２６，３１ヘデータをセットす
るクロック信号として用いられる。

クロック信号ＹＣＰは時刻Ｔ３よりＴ１，１での開発せ
られる計１６個のパルスで、Ｙレジスタ１１およびシフ
トレジスタ３のシフトクロックパルスとして、またバッ
ファレジスタ１３，１４゜１６．４７へのデータのセッ
トのためのクロック信号として用いられる。

クロック信号ＲＣＰは時刻Ｔ６ よりＴ２２１での間に
発つせられる１６個のパルスでＲレジスタ４１のシフト
クロックパルスとして、またバッファレジスタ４０ヘデ
ータをセントするためのクロック信号として用いられる
。

以下第１図の回路の動作を説明する。

１ず、セレクタ１ではクロック信号Ｃ８によって最初の
ビットに対する二次増分信号上ＤＹｏが選ばれ、以下順
次クロック信号Ｃ０，Ｃ２により±ＤＹ 、±ＤＹ２が
それぞれ選ばれ、さらに、り０ツク信号Ｃ３によって一
次増分信号士ＤＸが選ばれ、セレクタ１のヌ、ル端子よ
り出力される。

このセレクタ１の具体的構成は第３図に示す通りである
。

５１はＮＡＮＤ回路、５２はエネイブル端子Ｅを有する
ゲート、５３．５４は遅延ゲート、５５゜５６．５７は
インバータ、５８〜６３はアンドゲート、６４は高レベ
ル電圧源である。

池の符号は第１図の同じ符号に対応する。

ゲート５２は低レベルのエネイブル信号が印加されたと
きのみ導通状態となるゲートである。

二次増分の信号十ＤＹ、と−ＤＹ、（ｉ＝０゜１．２）
が各々（１”、０”′）、（′０°′”１”）、（”０
”、”０”）の時、二次増分ｄｙｉが＋１．−１．０と
するとたとえば＋ＤＹ。

＝″１ ” ９−ＤＹｏ＝” Ｏ”の時はクロックパル
スＣ８によってハ、二端子に対するゲート５２が開かれ
、その後のゲートを介して、ヌ、ル端子に信号”１″と
０”が現われる。

すなわちＵＰ信号が１″となりＤＷ信号が“Ｏ”となる
ため、アツプタ“ランカウンタ２がカウントアツプされ
る。

逆に＋ＤＹｏ−”Ｏ” −ＤＹｏ＝１の時にはＵＰ信号
が”Ｏ”、ＤＷ信号が１″となり、アップダウンカウン
タ２がカウントダウンされる。

曲の二次増分についても全く同様であり、二次増分に応
じてアップダウンカウンタ２がカウントアツプ又はカウ
ントタ“ランされる。

以上のごとくにして、クロック信号Ｃ８＊Ｃ１ｔＣ２に
よりアップダウンカウンタ２には２次増分の総和が記憶
される。

この記憶値は時刻Ｔ３におけるＤＸＳ信号によりシフト
レジスタ３に取り込１れる。

クロック信号Ｃ３が開力１時にはとのクロック信号に対
するゲート５２が開かれ、ＤＸＳ信号が印加されている
という条件で、オ、ワ端子に信号ＸＡ、ＸＢが出力され
る。

たとえば＋ＤＸ＝″１″。−ＤＸ＝” ０ ”の時には
ＸＡ＝″′１”、ＸＢ＝”０１１が出力される。

この信号ＸＡ、ＸＢはＤタイプフリップフロップ２８．
２９の口端子に入力されており、イ端子に入力されるク
ロック信号Ｃ３の立上がりによりフリップフロップ２８
゜２９にセットされる。

クロック信号Ｃ８〜Ｃ３がいずれも印カロされない場合
には、ＮＡＮＢ回路５１の働きにより高電圧電源６４に
接続されたゲート５２がいずれの出力端子からも出力し
ないように禁止する。

ここでアツプタ゛ウンカウンタ２およびシフトレジスタ
３は３ビツトのデータと１個の符号ビットを含む４ビツ
トを記憶する容量を有する。

データ記憶に３ビツトの容量を必要とするのは、−次増
分ｄｘが零の時は、その間の二次増分の和を、次のサイ
クルにおける二次増分の和に加算する必要があるためで
ある。

シフトレジスタ３は二端子に人力されるクロック信号に
基づき、データの最下位ビットから順次イ端子より出力
するがデータ３ビツトを送出波符号ビットを繰り返し出
力するために符号ビットを保持する必要がある。

このために、このシフトレジスタ３の直列入力端子（図
示せず）には符号ビットが繰り返し入力されるように構
成しである。

シフトレジスタ３にセットされた二次増分はＹレジスタ
１１と力ｌ算器１２で力ロ算され積分値が求められるが
二次増分と積分値の間には所定の重み関係があらかじめ
定められておりこの関係に従って両者の加算が行なわれ
る。

い筐第１図のレジスタ４にＹレジスタの最下位ビットか
らＬビット目にΣｄｙの最下位ビットを一致させＹレジ
スタとΣｄｙの加算を行なう数値りがセットされており
ハ端子に入力されるクロックパルスＣ２でカウンタ５に
Ｌの値がセットされる。

カウンタ５はオア回路４９を介して、口端子に入力され
るクロックパルスＣ３とＹレジスタ１１をシフトするク
ロックパルスＹＣＰによりカウントダウンされその値が
零になった時に端子二にボロー信号を出力しフリップフ
ロップ４８をセットする。

フリップフロップ４８はこれに先立ち、クロックＣ８で
あらかじめリセットしておく。

フリップフロップ４８の出力によってゲート６が開かれ
、シフトレジスタ３にクロック信号ＹＣＰが加わりシフ
トレジスタ３がシフトされる。

このとき、ゲート７もフリップフロップ４８の出力によ
り、開かれており、シフトレジスタ３の出力はゲート７
を介して力ロ算器１２の端子口にΣｄｙとして入力され
、Ｙレジスタ１１から端−子イに入力されるｙｉ −ｔ
にカロえられ、積分値Ｙｄが求められる。

加算器１２によって求められた積分値のある時刻Ｔｍに
訟げる１ビツトは次の時刻Ｔｍ＋、にＹレジスター１に
セットされると同時に同じタイミングでバッファレジス
タ１６に、またΣｄｙのある時刻Ｔｍに堺げる１ビツト
が時刻Ｔｍ＋１に劇いてバッファレジスター４にセット
される。

したがってバッファレジスタ１４と１６は同一時刻にむ
ける二次増分の総和および積分値に関するデータを保存
しており、かつシフトレジスタ３から読み出されたデー
タはゲート７訟よび力ｌ算器１２の伝播時間を経てフリ
ップフロップ１６にセットされる。

さらに時刻Ｔｍ＋１にむいて次のビットの積分演算か行
なわれるとバッファレジスター５にはバッファレジスタ
ー４のデータが、バッファレジスター６には時刻Ｔｍ＋
１における積分値のデータが時刻Ｔｍ＋２にセットされ
る。

したがって加算器１９は積分値に二次増分Σｄｙの２倍
の値を加算することになる。

またバッファレジスター６にセットするタイミングと同
じタイミングでレジスタ２２．２３もセットされる。

２２にセットされるデータはセレクタ２０のイまたは口
端子に加えられるデータで、イ端子に加えられるデータ
はバッファレジスター４の出力であり口端子に加えられ
るデータはシフトレジスタ３の出力である。

従って、それらは積分値に加算され、Ｙレジスター１に
セットされた二次増分Σｄｙ より１タイミング前に加
算されたデータビットかまたはΣｄｙと同一タイミング
で加算されたデータビットである。

従って、バッファレジスタ２２に順次セットされる値は
イ端子に加えられたデータがセットされたときは、現に
ＹレジスりｒＣ加算して記憶された二次増分の−の値で
あり、０端子に加えられたデータがセットされたときは
現にＹレジスタに加算して記憶された二次増分の値と同
一の値である。

バッファレジスタ２２の出力は排旧的論理回路２４を介
して力ｌ算器２７に加えられ、２３のデータと加算器た
は減算される。

力日算または減算の制御は排曲的論理和回路２４に印加
される池の入力Ｓ７の値により制御される。

バッファレジスタ２３と２２にセットされるデータの時
間的関係はバッファレジスタ２３に二次増分の最下位ピ
ッ） ７’）’ｍ算された積分値がセットされるタイミ
ングの時バッファレジスタ２０のイ端子が選ばれている
場合はバッファレジスタ２２に二次増分の最下位ビット
が、口端子が選ばれている場合はバッファレジスタ２２
に二次増分の最下位ビットの次のビットがセットされる
。

したがつて積分値に対して二次増分の１−または−が補
正項として力ロ算もしくは減算される。

これらの補正項は以下の如くして任意に使用出来る。

すなわちレジスタ３４にセットされたデータをＡ、Ｂ、
Ｃ。

Ｄとして、これらの入力対応して演算内容を定めるとテ
コード回路３７の出力端子イ〜トからの出力は第４図の
ようになる。

第５図はテコード回路３７の詳細な図で６６はデコーダ
、６７．６８゜６９．７０はＮＡＮＤ回路、７Ｌ ７２
．７３はインバータである。

デコーダ６６は入力ＡＢＣＤで表わされる２進数に対し
て、対応する１０進数を有する端子のみより所定の低レ
ベルの信号（論理値”０１１に対応する）を送出する。

この第５図のテコード回路の出力信号の制御のもとに第
１図の回路は種々の演算を行うことができる。

すなわち第１図および第５図の実施例は積分演算の補正
項として以下の６種類の値を任意に選択出来る。

すなわち積分値ｙｄに士−Σｄｙｉなる補正演算を行な
う時に＝−２，−１，０，＋Ｌ ＋２．＋３、の計６種
を任意に選ぶことができる。

さらに積分演算の池にサーボ演算および比較演算も行な
えるようになっている。

ここでサーボ演算とはＹレジスタの正負零に応じて三次
増分を（６）式の如く発生する演算であり、比較演算と
はＹレジスタの正、負、零に応じて三次増分を（７）式
の如く発生する演算である。

以下では、第１図、第４図、第６図を用いて、補正演算
について説明し、サーボ演算については後述する。

補正演算に関係する信号は８３〜Ｓ７である。

信号Ｓ３はオア回路１７を介してバッファレジスタ１５
のリセット端子ハに人力される。

信号Ｓ４．Ｓ５はセレクタ２０に入力され端子イ又は口
のいずれかの信号を端子へより出力させる。

具体的には５４−１のときにはイ端子が選ばれ、５５−
１のときには口端子が選ばれる。

信号Ｓ６はオア回路２１を介してバッファレジスタ２２
のリセット端子へに人力される。

信号Ｓ７は排量的論理和回路２４を介して力ロ算器２７
の入力端子口に入力される。

すなわち、信号Ｓ７が１゛′のときには排曲的論理和回
路妙・らはバッファレジスタの記憶内容の補数が出力さ
れる。

従って、力ロ算器２７においてはバッファレジスタ２３
と２２の内容の減算が行われる。

また信号Ｓ７はアンドゲート２５を介してキャリー用フ
リップフロップ２６のプリセット端子に入力されている
。

このアンドゲート２５の今一つの入力はクロック信号Ｃ
３であるから時刻Ｔ３において、信号Ｓ７はキャリー用
フリップフロップ２６を”１″にプリセットし、排量的
論理和回路２４とともに減算作用をする。

（１）入力Ａ＝Ｌ Ｂ＝Ｃ＝Ｄ＝Ｏのときこのときは第
４図、第５図かられかるように８３、Ｓ４．Ｓ７の信号
のみが”１″となる。

このうち信号Ｓ３によりバッファレジスタ１５はリセッ
トされた状態に保持され、従って、刃口算器１９はバッ
ファレジスタ１６の内容をその１１出力する。

信号Ｓ４−１″によりセレクタ２０はイ端子すなわちバ
ッファレジスタ１４の出力をセレクトし、バッファレジ
スタ２２にはこのバッファレジスタ１４の内容すなわち
Σｄｙの各ビットが記憶される。

バッファレジスタ２２にデータがストアされるタイ□ン
グにおいてはバッファレジスタ２３にはデータｙｉ１バ
ツファンジスタ２２にはΣｄｙｉの、それぞれ同−相位
のデータが記憶されている。

従って、信号Ｓ７が１であることによりとのｙｉ とΣ
ｄｙとの減算７＞Ｋ７７［］算器２７で行われ、結局力
ａ算器２７からはｙｉ−Σｄｙｉが出力される。

（２）Ｂ＝１．Ａ＝Ｃ＝Ｄ＝Ｏのとき このときは５３＝Ｓ６＝″１”である。

従ってバッファレジスタ１５．２２はリセットされる。

従って、加算器１９．２７によっては何らの加減算が行
われなくなる。

従って加算器２７からはｙｉが出力される。

（３）Ａ＝８＝１．Ｃ＝Ｄ＝Ｏのとき このとき５３＝ｓ５＝ｓ７−” ｉ” となる。

従ってバッファレジスタ１５はリセットされ、刃口算器
１９は何らかの加算動作を行わない。

またセレクタ２０は口端子すなわちシフトレジスタ３の
出力を選ぶ。

従ってバッファレジスタ２２にはバッファレジスタ２３
にストアされているｙｉ に対応する相位より１桁大き
い相位のΣｄｙｉがストアされこれが排池的論理和回路
２４と信号Ｓ７の作用によりバッファレジスタ２３の記
憶値から減算されるために、加算器２７の出力にはｙｉ
−−−Σｄｙｉ に相当する出力がでる。

（４）Ｃ＝１．Ａ＝Ｂ＝Ｄ＝Ｏのとき このときは５３＝８５−１”′であるから（３）の場合
とは逆に、排量的論理和回路２４は減算作用に寄与しな
いので、力ロ算器２７は ｙｉ＋−Σｄｙｉを出力する。

（５）Ａ＝Ｃ＝１．Ｂ＝Ｄ＝Ｏのとき このときはｓ ５＝ｓ ７＝＝ −１１１２となる。

従って、バッファレジスタ１５にはバッファレジスタ１
６にストアされているｙｉ の相位の一つ小さな相位の
Σｄｙｉがストアされる。

結局加算器１９の出力はｙｉ＋２Σｄｙｉの出力を出す
。

一方セレクタ２０は信号ｓ 、 ＝−１１１より口端子
を選び、バッファレジスタ２２にはバッファレジスタ２
３にストアされているｙｉ＋２Σｄｙｉのデータの相位
より１つ大きな相位のデータΣｄｙｉがストアされる。

さらに信号５７＝ｎ １１１であることより、バッファ
レジスタ２３の内容とバッファレジスタ２２の内容が減
算される。

結局加算器２７からはｙｉ−＋７Σｄｙｉが出力される
。

（６）Ｂ＝Ｃ＝１．Ａ＝Ｄ＝０のとき Ｓ５−１” となる。

従ってバッファレジスタ１５にはΣｄｙｉがストアされ
、加算器１９の出力はｙｉ＋２Σｄｙｉとなり、これが
バッファレジスタ２３にストアされる。

セレクタ２０は口端子を選択し、バッファレジスタ２２
には、バッファレジスタ２３にストアされたデータｙｉ
＋２Σｄｙｉの相位に対して、１桁上位の桁のデータΣ
ｄｙｉがストアされる。

信号Ｓ７がゼロであるので、バッファレジスタ２２．２
３の内容の加算力切ロ算器２７で行われ、その結果ｙｉ
＋−Σｄｙｉのデータが出力される。

以上のごとく種々の補正演算出力が加算器２７よりえら
れる。

以上のととくして積分値ｙｉ もしくはこれの補正値
が求められた後の３次増分の算出の制御は一次増分判定
回路３０により行われる。

−次増分判定回路３０の詳細は第６図に示す。

７４〜７６はアンドゲート、？？、７８は排池的論理和
回路である。

入力端子す、チにはフリップフロップ２８の正出力ＱＡ
およびその反転出力転が入力され、入力端子へ、トには
フリップフロップ２９の正出力ＱＢ およびその反転出
力屯が入力され、入力端子イにはバッファレジスター６
の積分値Ｙｄが入力されている。

そしてホ端子からは、ＱＡ＝ ＱＢ ＝″１″のとき、
すなわち−次増分が零のときに、ｕ １ ｊｌ信号を出
力する。

二端子からはＱＡ＝”ｏ ｔｌ 、 ＱＢ＝＝”Ｏｔｙ
すなわち一次増分が負のときに信号”１パが出力される
。

また端子口又はハからは一次増分が負又は正のときに信
号”１″が出力される。

ホに出力１１１１ｔが現われた時、すなわち−次増分が
零の時には量子化演算と積分演算を行なわないようにバ
ッファレジスタ３１をリセットするとともにインバータ
３１をリセットするとともにインバータ９、アンドゲー
ト、１０．４３を介してＹＣＰ。

ＲＣＰがＹレジスター１、Ｒレジスタ４１に刃口わらな
いようにしかつ、アンドゲート８を介してアツプタ゛ウ
ンカウンタ２をリセットさせずに二次増分のピックアッ
プのみを行ないカウンタ２に二次増分の総和をストアし
ておく。

またホが零の時には、すなわち、−次増分が正又は負の
ときには、アンドゲート８、クロック信号Ｃ２□によっ
てアツプタ゛ウンカウンタ２をリセットしてむ〈。

二に出力が現われた時には、すなわち、−次増分が負の
時には掛数的論理和回路３２を介して積分値の２の補数
をとるとともに、アンドゲート３３を介してキャリー用
フリップフロップ４０に１″をセットし減算を行なう。

以上の如くして下位ビットより１ビツトづつ演算を行な
いＲレジスタ４１の最上位ビットの演算を行なう時すな
わち三次増分を発生する時にはクロック信号Ｃ２２によ
りアンドゲート４２を閉じＲレジスタ４１の最上位ビッ
ト（符号ビット）を零にする。

このことはＲレジスタ４１の積分値の残余が負のときに
は後述のととく、三次増分−ｄＺを出力し、Ｒレジスタ
４１の内容を正にすることを意味する。

三次増分の発生は式（９）に基づいて３次増分決定回路
４４により行なう。

この回路の池の端子は後述のサーボあるいは比較のため
のデータ入力端子である。

この回路の動作の詳細は公知であるため省略するが、例
えば、排量的論理和回路３２の出力である積分値の符号
が正であって、Ｒレジスタ４１の積分値の残余の符号が
正である時、それらの加算値の符号が負の符号になれば
、出力端子Ｇ１０からオーバーフローしたとして、三次
増分十ｄＺを出力する。

また、積分値の符号が負で、力ロ算結果の符号が負であ
れば出力端子Ｇ１１から三次増分−ｄＺを出力する。

以上の如くして積分演算を行なう曲に前述した如くＹレ
ジスタ１１の値を調べることによりサーボ演算および比
較演算を行なうことが出来る。

以下その方法について述べる。

４７は第８図に示すようなＪＫ型のフリップフロップ回
路でイ端子に積分値Ｙ ｄ ７５に７Ｊ口えられ、口端
子にクロックパルスＹＣＰが加えられる。

Ｔ４〜Ｔ１８の間に一度でもイ端子が１″になると（す
なわち積分値が零でない）Ｑ−”１”が保持される。

次に時刻Ｔ１．でイ端子がＯ″の時Ｑ＝”１”の１１で
あるがイ端子が′１″の時（すなわち積分値が負の時）
にはＱ−” ０ ” （Ｑ＝” １”′）となる。

したがって出力端子二が°１″の時には積分値は負また
は零、０１１の時には正であることを示している。

一方Ｔ１９以後のバッファレジスタ１６はＹレジスタ１
１の最上位ビットを保持しているのでゲート回路３ｓ、
３６を介した結果はゲート回路３６の出力がＯｌ＋の時
積分値は零を表わすのでこれによって第７図のＸｌ、Ｘ
２が出力（すなわち三次増分）として表われないように
する。

また比較演算の時にはテコータ゛回路３７のイおよびバ
ッファレジスタ１６の出力によりＸｌ、Ｘ２が出力に表
われないよう←する。

したがって比較演算の時にはＹレジスタ１１の値が正の
値の時のみ、サーボ演算の時にはＹレジスタＱ値が零以
外の時、＋Ｘ、−Ｘのいずれかが三次増分決定回路４４
の出力に表われる。

以上述べたごとく本発明においては、加算器１２．３９
の間にバッファレジスタ１６を設けることにより、加算
器１２．３９の演算が同時に実行でき、かつさらにこの
バッファレジスタ１６と力Ｉ算器３９の間に、加算器１
９，２７、バッファレジスタ２３，３Ｌ １４，１５，
２２からなる補正演算回路を構成するとともにこれらの
補正演算をも、加算器１２．３９での演算と並列に実行
せしめることができる。

このように本発明によればバッファレジスタ１４．１５
，１６，２３，３１によってデータが一時保存されるた
めデーターの伝播時間はバッファレジスタ間の伝播時間
により定１り高速に演算を行なうことが出来る。

【図面の簡単な説明】

第１図は本発明の一実施例、第２図はタイミング信号を
示す図、第３図は第１図のセレクタ１の具体的構成図、
第４図は第１図のデコード回路３７の人出力信号の関係
を示す図、第５図はこのデコード回路の具体的回路、第
６図は第１図の一次増分判定回路３０の具体的構成図、
第７図は第１図の三次増分判定回路４４の具体的構成図
、第８図は第１図のＪ−にフリップフロップ回路４７の
具体的構成図である。 １２．１９，２７，３９：加算器、１４，１５１６．２
３，３１ ：バツファレジスタ。

Claims (1)

1. 【特許請求の範囲】 １ 積分値を記憶する第１の記憶手段と、上記第１の記
   憶手段内の積分値と積分演算されるべき二次増分の入力
   手段と、上記積分値と上記二次増分を積分演算する第１
   の演算手段と、量子化演算後の残存量を記憶する第２の
   記憶手段と、上記第１の演算手段の出力と、上記第２の
   記憶手段の内容とにより量子化演算する第２の演算手段
   とを有するディジタル微分解析機において上記第１の演
   算手段の出力を一時的に記憶する第３の記憶手段および
   上記第３の記憶手段の記憶内容を上記第２の演算手段に
   入力するための入力手段を設けるとともに上記積分値む
   よび二次増分を桁位によって部分データにわげ、各部分
   データ単位ごとに、上記第１の演算手段に入力する手段
   、上記第１の演算手段による上記積分値の部分デー−夕
   と上記二次増分の部分データとの演算時に、上記第３の
   記憶手段の出力と上記第２の記憶手段の出力との演算を
   上記第２の演算手段により同時に行わしめるごとく上記
   第１、第２の演算手段による演算を制御する手段を設け
   たことを特徴とするディジタル微分解析機。 ２、特許請求の範囲第１項記載のディジタル微分解析機
   において上記第１、第２の演算手段を、演算すべきデー
   タの１ビツトを各データの部分データ単位として演算す
   る手段にて構成したことを特徴とするディジタル微分解
   析機。 ３ 特許請求の範囲第１項記載のディジタル微分解析機
   にむいて、上記第２の演算手段への入力手段を、上記第
   ３の記憶手段の出力値を補正値に変更する出力補正手段
   から構成したことを特徴とするディジタル微分解析機。 ４ 特許請求の範囲第３項記載のディジタル微分解析機
   において、上記出力補正手段を、 上記演算されるべき２次増分を記憶する第１の補助記憶
   手段と、 上記第３の記憶手段および上記第１の補助記憶手段の出
   力に基づき補正演算をする補正演算手段と、 上記補正演算手段の出力を記憶する第２の補助記憶手段
   と、 上記第２の補助記憶手段の内容を上記第２の演算手段に
   入力する手段と から構成し、上記第１の演算手段による上記積分値の部
   分データと上記二次増分の部分データとの積分演算時に
   、上記補正演算手段による補正演算むよび上記第２の演
   算手段による量子化演算を同時に行なうごとく上記第１
   、第２の演算手段および上記補正演算手段を制御する手
   段を設けたことを特徴とするディジタル微分解析機。 ５ 特許請求の範囲第４項記載のディジタル微分解析機
   に劇いて、上記補正演算手段を上記第３の記憶手段およ
   び第１の補正記憶手段の内容が人力される第１の補正演
   算手段と、上記第１の補助演算手段の出力を記憶する第
   ３の補助記憶手段と、上記第１、第３の補助記憶手段の
   出力が入力される第２の補助演算手段から構成したこと
   を特徴とするディジタル微分解析機。 ６ 特許請求の範囲第５項記載のディジタル微分解析機
   において、上記第１の補助記憶手段を、複数の部分記憶
   手段から構成し、各部分記憶手段には、上記二次増分の
   異なる部分データを記憶せしめるとともに、各部分記憶
   手段の出力を上記第１、第２の補正演算手段の少くとも
   いずれか一方に入力するための切換え手段を設けたこと
   を特徴とするディジタル微分解析機。 ７ 特許請求の範囲第５項記載のディジタル微分解析機
   にむいて、各演算手段を人力データの１ビツトを各デー
   タの部分データ単位として演算する手段で構成するとと
   もに、各演算手段により同一データの異なる桁位に関す
   る演算を同時に行なうごとく各演算手段を制御する手段
   を設けたことを特徴とするディジタル微分解析機。