JPS58106638A - デイジタル微分解析機の演算方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は浮動小数点表示された定数の四則演算機能を備
えたディジタル微分解析機（Ｄｉｇｉｔａｌｌ）ｉｆｆ
ｅｒｅｎｔｉａｌ　Ａｎａｌｙｚｅｒ、・、−・・以下
ＤＤＡと呼ぶことにする。）の演算方式に関する。

ＤＤＡは、演算間でやりとりする度数値を微小増分に変
換して取扱うことによりハードウェアの構成を簡素化し
、微分方程式を高速かつ高精度に解いたり、複雑な曲線
や曲面を発生させるために特別に工夫された演算装置で
るる。

これまでに実用化されているＤＤＡは、情報処理学会編
電子計算機ハンドブック第８１ａｐ８−３７に詳述され
ている固定小数点演算方式を用いている。しかし、固定
小数点演算方式によると積分器などの演算器で処理され
るすべての変数に対しスケール換算を行なう必要がるる
。

このスケール換算はアナログ計算機の場合と同様に入手
による極めて煩雑な作業でるるばかりでなく、変数の最
大値を予測してスクール換算係数に使用するためその予
測値が正確でない場合には演算結果に重大な誤差を含む
ことになってしまう。

さらに、固定小数点演算方式によると変数のダ且 イナミツクレンジが狭くなるために通常の看学技術計算
には適合しにくいという欠点がめった。

そこで、これらの問題点を解消するために浮動小数点演
算方式０ＤＤＡ　（Ｆｌｏａｔｉｎｇ　ｐｏｉｎｔＤｉ
ｇｉｔａｌ　Ｄ百ｆｅｒｅｎｔｉａｌ　Ａｎａｌｙｚｅ
ｒ−・−１−・ｅ　以下、ＦＰＤＤＡと称する。］に関
する出願をおこなった（特願昭５５−１１２７３９号、
特願昭５６−３７９０号参照）。このＦＰＤＤＡにはデ
ータ処理機能および定数の四則演算機能が備えられてお
らず、数値積分が主たる演算機能でめった。

したがって、実用に当っては第１因のように他のコンピ
ューター０１とＦＰＤＤＡ１０２を接続してＦＰＤＤＡ
システム１０３として使用する。第１図において、コン
ピュータ１０１はＦＰＤＤＡの初期値の計算、ＦＰＤＤ
Ａへの初期値の設足、ＦＰＤＤＡの演算の開始並びに停
止、ＦＰＤＤＡからの演算結果の取込みおよび外部装置
１０４との入出力等の処理を共通バス線１０５を通して
行なう、これらの処理の中で初期値に対しては、浮動小
数点表示された定数同士の浮動小数点方式による四則演
算が必要とされ、したがってコンビ二一タ１０１にはこ
のような演算機能が要求される。

もし、ＦＰＤＤＡに上記の四則演算の機能かめれば、コ
ンピュータ１０１として浮動小数点演算機能のない安価
なマイクロコンピュータを適用することができるため、
安価なＦＰＤＤＡシステムを構成することが可能となる
。

本発明の目的は、安価でかつ高速演算の可能なＦＰＤＤ
Ａシステムを実現するために、浮動小数点表示された定
数どうしの浮動小数点方式による演算を可能とするため
のＦＰＤＤＡの演算方式を提供することにらる。

この目的を達成するため、本発明においてはＦＰＤＤＡ
による新規な２種類の演算器（加算器と積分器］と公知
の演算器とを組み合わせることにより浮動小数点表示さ
れた定数どうしの四則演算とくに乗除算をＦＰＤＤＡで
おこなわせることを可能にした点に特徴がある。

まず、本発明を説明する前にすでに実施されているＦＰ
ＤＤＡの演算方式を説明する。

従来のＦＰＤＤＡは、前述の如く微分方株式を解くこと
を主目的として開発されており、積分演算が主体となっ
ている。

以下、この積分演算の動作を述べる。

ＦＰＤＤＡの演算で用いられる変数は第２図に示すデー
タ・フォーマツ）Ａ″またはＢのいずれかの数値系をと
る浮動小数点表示の数値である。

データ・フォーマットＡの変数は符号ＣＢ）を表わす小
数点以上１位（２°　Ｊの１桁と小数点以下１位（２°
りから（ｍ−１３位（２−ｍｌｌ）までの（ｒｒＩ−１
３桁との合計量ビットからなる仮数部Ｍ（Ｍａｎｔｉａ
ｓ５１）と、小数点以下ｍ位（２−シからｍ　Ｉ　Ｒ（
２”町までｃ７）　（ｍｌ　−ｍｌｌ　）桁からなる指
数部Ｅ　（Ｅｘｐｏｎｅｎｔ）とにより構成されている
。

一方、データ・７オーマツ）Ｂの変数は符号（Ｓ）ｆｔ
表わす小数点以上１位の１桁と小数点以下１位から（ｎ
−１３位までの（ｎ−１３桁との合計ｎビットからなる
仮数部Ｍと、小数点以下ｎ位から（ｍｌ−ｍ＋ｎ　）位
までの（ｍｌ−ｍ＋１３桁からなる指数部Ｅとにより構
成されている。データ・フォーマットＡに属する変数と
しては、被積分関数Ｙ、積分値の残余Ｒおよび入力変数
の総和ＳＤＹなど増分形式によらない変数が該当する。

これに対しデータ・フォーマットＢに属する変数として
は、入力変数の微小増分ΔＹ、積分独立変数の微小増分
ΔＸ１および出力変数の微小増分Δ２など増分形式によ
る変数が該当する。以下、ΔＸを１次増分、Δγを２次
増分、およびΔＺｔ−３次増分と呼ぶことにする。

ＦＰＤＤＡの各演算サイクル（以下、イタレーションと
呼ぶ、）における積分演算は大別して次の３個の演算７
エーズにより実行される。

ｆｌ）　　Ｐフェーズ；ピックアップ・フェーズ１番目
のイタレーションにおけるｊ番目の２次増分ΔＹ１．」
　をｊ＝ｌ−ｔ＜ｔは入力数】について浮動小数点加算
演算にて総計した増分ＳＤＹ＋を求める。

・・・・・・・・・・・・・・・・・・（１）＋２１　
　Ｙフェーズ；アップデート・フェーズ１イタレーシヨ
ンだけ前の期間における積分器のＹレジスタの内容（Ｙ
＋−ｔとする。）と上記８ＤＹ＋との浮動小数点加算を
行ない、その加算結果を過イタレーショ／時のＹレジス
タの内容とする。すなわち、次の演算が実行される。

ＹＪ名−、＋ＳＤＹ＋　　　・・・・・・・・・・・・
・・・・・・（２）ｆ３１１７エーズ；インテグレーシ
ョン・フェーズ上記Ｙ１とＲレジスタの内容（Ｒｓ−％
］との加算をおこない、その加算結果（Ｒ１とする。］
から］特願昭５５−１１２７３９に記述された演算法に
基づいてオーバーフロー分を含めて上位０桁（ｎｔ１２
以上の整数ＪをΔＺ１として出力し、上記加算結果（几
１）からΔＺ＋を引算して、Ｒレジスタにセットする。

すなわち、次の演算が実行される。

Ｒｔ　ニーＲ＋−ｔ＋Ｙ＋・Δｘ１−Δｚ１　・・・・
・・・・・・・・川（３）ただし、ΔＸ１の値が零であ
る場合は式（３）の演算は実行されず、ΔｚＩの値とし
て零が出力される。

ここでΔＺ１はｌイタレーションにおける３次増分を表
わす、なお％ＹレジスタとＲレジスタの詳細な役割につ
いては第１２図（ａ）、　（ｂ）の説明をおこなう際に
述べる。

つぎに、浮動小数点方式による四則演算に用いられる本
発明にもとづ←新規な２種類の演算器であるＰＰＤＤＡ
の加算器と積分器について説明する。

（１）加算器 この演算器は式（１）の演算によって４個の２次増分の
総和を求め、これを第２図のデータ・フォーマツ）Ｂで
表わされるような、仮数部が符号桁を含めて１桁の３次
増分に丸めて出力する演算をおこなうものでるる。

加算器の演算内容は、前述の積分演算と同様に３個のフ
ェーズ（Ｐ、Ｙおよびエフニーズ）からなる。この内、
ＰとＹ７エーズは前述の積分演算と全く同じ演算（式（
１）と式（２］　Ｊを行なう。

加算器のエフニーズでは、１イタレ一シヨン時の加算器
の１次増分ΔＸＩが零でなければ、ムイタレーション時
のエフニーズによって求めたＹｔから次に述べる演算法
により上記３次増分ΔＺ１を発生する。そして、Ｙｌか
らΔＺｔを減算し、求められ次残余を正規化してＹｌと
じ次のイタレーションのために用いる。

一方、１次増分ΔＸＩが零ならば３次増分ΔＺ１ヲ零に
し、かつｉイタレーン３フ時のエフニーズによって求め
たＹ、をそのまま保持し、次のイタ。

レーションでの演算に使用する。

ここで、ΔＸＩが零でない場合の３次増分ΔＺ１の発生
方法を第３図を用いて説明する。

本発明では、Ｙ　ｔとΔＺ１を次式のように表わし、以
下の（１）〜４ｖ）のステップにてΔＺ＋を発生する。

Ｙ　ｌ　＝ＹＭ　ｔ　Ｘ２”　’＝Ｓ　６　ＹＨＹｌ・
・・・・ｙ　Ｉ１１＋　、　Ｘ２　”　１−（４１ΔＺ
＋＝ΔＺｗ　＠　ｘ２　　ｔ＝＝ｓ　、　ｚ　ｓ　ｚｔ
　”・”・ｚ　、−、Ｘ２　’　”ｚ　ｔ・・・・・・
・・・・・・・・−・１・・・ｆｆ１ｌ上式においてＳ
は符号桁の値１．は小数点、ｙ１〜ｙ、−１はＹＭＩの
小数点以下の１桁目〜（ｎ］−１）桁目における値、ｚ
ｌ　−”　＠−１はΔＺＭＩの小数点以下の１桁目〜（
ｎ−１）桁目における値を表わす。ｙ、〜ｙ、−３およ
び２．〜２．−３は０または１により表わされる。さら
にｎ　（ｍとする。

中　ＹＩＩＩＩの符号を含めて上位０桁までをΔＺＭＩ
の上位０桁における値とし、かりＹＩＩの１ｉＬｋΔＺ
鳳１として出力する。

（ＩＩ）　　ＹＭ　Ｉの上位０桁の各桁の値を零とする
。

（ｌｉｔ）　　（ｉｉ）のステップで求まったＹＭＩＯ
値が零か否か調べる。零ならばＹＭＩの値をそのままに
した状態で演算を終える。零でなければ（ψのステップ
にゆく。

４Ｖ）ＹＭ、の小数点以下１桁目の値が１になるまでＹ
ｍｔ’に左にに桁シフトし、それと同時にＹｌの値をＫ
だけ減じる正規化操作を行なう。

（２）　　積分器 本発明の積分器と従来積分器との違いは、式（３）に示
した３次増分の発生に関する制御である。従来は１次増
分ΔＸｓの値が零でるる場合は式（３）の積分演算を行
なわず、ΔＺ＋の値を零として出力している。これに対
し、本発明の積分器はΔＸＩの値にかかね、らず常に式
（３）の積分演算を行ない、特願昭５５−１１２７３９
号の演算法に基づいて前記Ｒ＋からΔＺ＋を発生するも
のでるる。

以上に本発明の２種類の演算器について述べ九が、次に
これらの演算器を用いて浮動小数点表示された定数（以
下、単に定数と称する。Ｊどうじの加減算を行なう本発
明の演算方式について説明する。なお、以下の説明では
本発明の演算器のシンボルを第４図のように示す。同図
においてシンボル内の変数はＹレジスタの内容を表わす
ものとする。

（１）定数の加算演算法 本発明では式（６）で表わされる定数ＡとＢの力ロ算演
算を第５図に示すように本発明のＰＰＤＤＡの加算器５
１，５２を結合することによって行なう。

Ｃ：＝Ａ十Ｂ　　　　　　・・・・・・・・・・・・・
・・・・・・・・・・・（６）本発明ではｍ５図のＦＰ
ＤＤＡｔ２ンする前に第１図に示したコンビヱータ１０
１により、加算器５１のＹレジスタに定数Ａの値ｔ−％
また加算器５２のＹレジスタに定数Ｂの値を初期値とし
て設定する。そのうち、ＦＰＤＤＡをランし、数イタレ
ーション演算することにより、加算器５２のＹレジスタ
に式（６）の加算結果でろるＣの値を求める。

すなわち、加算器５１のＹレジスタの初期値Ａは次式の
ように表わされ、加算器５１の２次増分Δｙが無いので Ａ＝　（Ｓ、２＠＋１１・２−’＋ａｌ＋２−”十−＋
・＋＋Ｊｌ、−、＊２−″″ＩＩ）、２＠。

・・・・・・・・・・・・・・・・・・（力第１回目、
のイタレーションにおいて加算器５１は、第３因にもと
づく前記（１）のステップに従って、ΔＺ＋：＝（８，
２°＋８１’２−’＋・”・”＋３１ｍ−１・２’−’
）’２＠’・・・・・・・・・・・・・・・・・・（８
）で表わされる３次増分ΔＺ１を出力し、加算器５２に
転送する。１回目のイタレーション終了後の加算器５１
のＹレジスタは第３図に賜とづく前記（ＩＩ）のステッ
プに従って次のようになる。

Ｙｓ　：＝　（ａｍ”ｚ−烏十ａ、、、・２−　（”１
）十・−・−十ａ　ａｉ−１−２−”’）−２’　ａ・
・・・・・・・４・・・・・・・・（９）加算器５２で
は式（１１と式（２）を演算するため、１回目のイタレ
ーションにおいて１式（８）で表わされる定数Ａの部分
値ΔｚＩと定数Ｂとの加算結果が加算器５２のＹレジス
タに格納されることになる。

第５図に示したように加算器５１の１次増分には値が１
．０と固定しているΔＸを入力するために、加Ｊｉ器５
１は定数Ａの残余Ｒｔが苓になる１で各イタレーション
で式（８）で表わされるΔＺＩｔ−発生する。したがっ
て、数イタレーション後に定数ＡとＢの加算結果Ｃをｎ
Ｋ艮く加算器５２のＹレジスタに求めることが出来る。

（２）　　定数の減算演算法 本発明では、弐〇（１″′Ｃ表わきｎる定数ＡとＢの減
算を本発明のＦＰＤＤＡの加Ｘ器を第６図のように結合
することによって行なう。

Ｃ：＝Ｂ−Ａ　　　　　　　　　・・・・・・・・・・
・・・・・・・・ａ１１図において、０部分６１は符号
反転器を示す。

これを除いた部分で前述の加算演算の場合と全く四じ演
算の手続並びに原理にて定数の減算を行なう。減算結果
は同様に加算器５２のＹレジスタに求められる・ （３）　　定数の乗算演算法 本発明では、式ａυで表わされる定数ＡとＢの乗算を本
発明のＦＰＤＤＡの加算器５１と積分器７１゜７２とを
第７図のように結合することによって行なう。

Ｃ：＝ＡＸＢ　　　　　　　　　　・・・・・・・・・
・・・・・・・・・ａυ友だし、演算器７２には加算器
を用いても良い。

前述の方法により３台の演算器のＹレジスタに初期値を
設定したのち、ＦＰＤＤＡ　ｔランし、乗算結果０１に
求める。初期値としては、加算器のＹレジスタに定数Ａ
を、積分器７１のＹレジスタに定数Ｂを、そして積分器
７２のＹレジスタに零を設定する。また積分器７２０Ｒ
レジスタに初期値として零を設定する。

第５図の演算回路において、加算器５１は前述の如く式
（力で表わされる定数Ａ’ｔｎ桁ごとに丸めて、式（８
）で表わされるΔＺ１に相当する３次増分ΔＡ＋を発生
し、これを積分器７１に１次増分として転送する。した
がって、積分器７１は式（３）に基づいて次の積分演算
を行なうことになる。

ＲＩ：＝Ｒ＋−８＋Ｂ・ΔＡ＋−ΔＺ、・・・・・・・
・・・・・・・・α３ここで、ΔＡ１はｉイタレーン３
フ時に加ＪＩＬ器５１より出力された量で、定数Ａの部
分値を表わす。

この様にして、積分器７１によって定数ＡとＢの部分積
（Ｂ・Δλ−が計算され、１桁の値に丸められて積分器
７２の２次増分として入力される。

積分器７３は式ｆｌ）と式（２）の演算により定数Ａと
Ｂの部分積の総和を計算する。

以上に述べたＦＰＤＤＡの演算を繰返して行なうことに
より、式αυで表わされる乗算を行ない、その結果とし
てＣ″ｌ！：積分器７２のＹレジスタ内に求めることが
出来る。

ここで、本発明の積分器の利点を述べる。上記式〇ｚの
積分演算において、従来方式の積分器では定数Ａをすべ
て加算器５１０３次増分８して出力してしまうと、それ
以降のイタレーションでは１次増分ΔＡ＋が零となるか
ら式ａ２の演算が行なわれず、残余Ｒ１が出力されなく
なる。したがって。

部分積の残余がＲレジスタに残り、定数ＡとＢの積ＣＫ
ｗＡ差が生じる。

これに対し、本発明の積分器によれば１次増分の値にか
かわらず弐αａの演算を実行するために、ΔＡｒが零と
なった後でもＲレジスタ中の部分積の残余をすべて出力
することが出来る。したがって、式ａυの乗算を精夏良
く行なう仁とができる。

（４）定数の除算演算法 本発明では、式Ｑ３で表わされる定数ＡとＢとの除算を
本発明のＦＰＤＤＡの積分器と先願の演算器ディジタル
サーボ【登録番号９４６７７８）を第８図のように結合
することによって行なう。

Ｂ　　　　・□ Ｃ二＝−・・・・・・・・・・・・・・・・・・［１３
１本発明の除算法は、次式の演算ｔＦＰＤＤＡで行なわ
せ、陰表的な演算法にて商を得ようとするものでめる。

ｇ＝（Ｂ−Ａ−Ｆ）→０．０　　　　・・・・旧・・・
・・・・自・・Ｉすなわち、変数Ｆにまず適当な値を与
えて、定数Ａと変数Ｆとの積を計算し、Ｂとの差ｉ′ｆ
ｒ求め、署の値に基づいて変数Ｆの値を制御してεを０
に近づけ、この時の変数Ｆの値を弐〇３の商Ｃとして求
める方法でめる。

第８図におけるディジタルサーボｓｉ＃′ｉ、ディジタ
ルサーボの１イタレーシヨン前のＹレジスタの値ｙｔ−
，と現時点での値Ｙｔとの大小関係に応じて３次増分の
゛ゲインｔ−２倍または１／２倍すると共に、３次増分
の符号を制御することによって、ディジタルサーボのＹ
レジスタの値ｔｏにする演算器でるる、ゆえに、弐〇り
の演算は、このディジタルサーボ８１を利月すれば簡単
に実机できる。

第８図における各演算器の初期値としては、ディジタル
サーボ８１に被除数Ｂを、積分器８２に除数Ａを、そし
て解が蓄えられる積分器８３に零を各々設定する。

１回目のイタレーションにおいてディジタルサーボ８１
はめらかしめ設定されたある重みをもつ３次増分ΔＦ１
を発生する。積分器８２＃ｉ、Ｒｔ：”Ｒｅ＋Ａ・ΔＦ
１−ΔＺ１　　　・・・・・・・・・・・・・・・・・
・ａつなる積分演算を行ない、その３次増分ΔＺｌを符
号反転器８３により符号反転してディジタルサーボ８１
に入力する０次のイタレーションにおけるディジタルサ
ーボ８１のＹレジスタの値８重は、ｇ、ニー３３−ΔＺ
ｔ＃Ｂ−（Ａ・ΔＦ、）　　　・・・・・・・・・・・
・αＱとなる。そして、ディジタルサーボ８１は、Ｃ２
が零となるように３次増分ΔＦ、を出力する。

このような演算が数イタレー７ヨ／繰返された後のｉ番
目のイタレーションにおけるディジタルサーボ８１のＹ
レジスタの値−１は１次のようになる。

上式の右辺のΔＦ、の総和は積分器８４のＹレジスタに
蓄えられる。したがって％’ｌ＝０となった時、積分器
８４のＹレジスタの内容を式Ｑ３１の商Ｃとして求める
ことが出来る。

積分器８２は、前述の如く１次増分が零であっても定数
ＡとΔＦＪとの積の残余を３次増分として出力するため
に式ａ７）の演算誤差を小さくすることが出来る。

第９図にこの方法による演算結果を示す、これは０．０
０１／１．０００００１を演算した結果でおる。第９図
の曲４１　Ｌ　ｓかられかるように１６イタレーシヨン
以降でディジタルサーボ８１ｃりＹレジスタの内容でる
る−が極めて零に近くなり、曲線Ｌｍかられかるように
近似解０．００１が求められる。

なお、本発明の除算法では除数の符号によってディジタ
ルサーボのフィードバックルーズが発振しないように演
算回路を切り換える。第８図は除数が正の場合の演算回
路で、除数が負の場合には第１０図に示すように積分器
８４の入力側に符号反転器１０１を挿入すればよい。

以上で本発明のＦＰＤＤＡによる定数の四則演算法の概
要を述べたが、これらの演算を組合せたガとして次式の
代数演算を行なう演算回路を第１１図に示す。

Ｈ二＝（Ａ−Ｂ＋Ｃ）／Ｄ＋Ｅ（Ｆ十Ｇ）−１旧・−・
−・・（ＩＦＩＩ第１１図の回路により式αａの演、Ｓ
、ｔおこなうために、まず、定数Ａ、Ｂ、Ｃ，Ｄ、Ｅ、
Ｆ、Ｇ。

Ｈ（Ｈ＝Ｈｏ　＝０　）　ｔ−それぞれ演算器１１０，
１１１゜１１２．１１３，１１４，１１５，１１６，１
１７にセットする。

演算器１１０と１１１とからなる演算部ＡＩにおいて、
Ａ−Ｈの乗算が実行され、乗算結果Ａ・Ｂが演算器１１
２内の定数Ｃと加算される。その結果（Ａ−Ｂ＋（ｊが
演算器１１２内のＹレジスタに格納されるとともに、演
算器１１３と符号反転器１１を含む演算部Ａ２において
、（Ａ−Ｂ十〇）／Ｄの除算が実行されその商が上記Ｙ
レジスタに（Ａ・Ｂ＋Ｃ）とおきかわって格納される。

さらに、演算器１１４と１１５によりＥ−Ｆの乗算が実
行され、演算器１１４と１１５によりＥ・Ｇの乗算が実
行される。

それぞれの演算結果（Ａ−Ｂ＋Ｃ）／Ｄ、　Ｅ−Ｆおよ
びＥ−Ｇとが演算器１１７の初期値（Ｈ（１＝０３と加
算されて弐〇８の演算が完了し、結果が演算器１１７内
のＹレジスタに格納される。

以下、本発明を実施例を参照して詳細に説明する。

第１２図（ａ）　、　（ｂ）は本発明を用いたＦＰＤＤ
Ａのブロック構成を示す。

第１３図〜第１５図を用いて第１２図（１，（ｂ）の動
作を説明する。

ＦＰＤＤＡ１２０１の各イタレーションは、前述の式（
１）〜式（３）で表わされるＰ７エーズ、Ｙフェーズお
よびエフニーズの３個の演算フェーズにょｐ実行される
。第１２図（ａ）　＃ｉ主にＰフェーズを、第１２図（
ｂ）はＹとエフニーズを実行するＦＰＤＤＡのブロック
構成を示す。

第１２図（荀〜（ｂ）において、マイクロコンピュータ
１２００は共通バス線１２０２とマルチプレクサ１２０
９．１２１０．１２１３を経由して、ＦＰＤＤＡの３次
増分ΔＺ＋ｆ：格納するΔＺメモリ１２０４と前記式（
２）の演算結果（Ｙレジスタの内容］を格納するＹメモ
’）１２０５および前記式（３）の演算結果（Ｒレジス
タの内容）を格納するＲメモリ１２０６にそれぞれの初
期僅を転送すると共に、制御メモリ１２０３にＦ　Ｐ　
Ｄ　ＤＡの演算制御命令を転送する。

また、マイクロコンピュータ１２００は制御メモリ１２
０３のアドレスを指定するプログラム・カラ／り１２２
４に所定の値を転送し、さらにＦＰＤＤＡの演算を実行
するために必要な一連のタイミング信号を発生するコン
トローラ１２ｏ７の起動と停止を行なう。

ＦＰＤＤＡの演算は、プログラム・カウンタ１２２４に
より指定された制御メモリ１２ｏ３のアドレスＰＣより
続出された演算制御命令を、コントローラ１２０７で発
生される一連のタイミング信号に従って実行することに
よって行なわれる。

ここで、プログラム・カウンタ１２２４にょシ指定され
る上記アドレスＰＣに格納されている演算制御命令は、
所定のイタレーション時（たとえば、１番目のイタレー
ション時）における演算で使用される演算器の種別とこ
れに関連した演算モードなどを指定するビット構造を有
する。

第１３図は、上記演算制御命令におけるビット構造の−
ｆｌｌを示す。

第１３図における各部分のうち、ＥＬは所望の演算を実
行するために使用される演算器の種別、ΔＸムはＦＰＤ
ＤＡの１次増分ΔｘＩが格納されているｌｚメモリ１２
０４のアドレス、ＰｘはΔＸ＋の極性、４ＹＡ１とΔＹ
ＡｌおよびΔＹム、（このガでは入力数を３人力として
いる。）は式（１）のΔＹ１．１とΔＹｒ、１＄−よび
ΔＹ１ｓｓが格納されているΔＺメモリ１２０４のアド
レスｓＰ１　とＰ、およびＰ、はそれぞれ上記ΔＹ１．
．とΔＹ、、、およびΔＹＩ１．の極性を制御するため
の１ビツトのフラグを示している。

Ｐｘ、Ｐｓ　、ＰａおよびＰ、のフラグが１０”であれ
ば極性が正であることを示し、′１”ならば極性が負で
るることを示す。

次に、第１３図のピント構造を有する演算制御命令（以
下、単に命令と称する。）に基づいて、本発明の演算法
を実行する場合の第１２図の動作をさらに詳細に説明す
る。

式（１）と式（２）で表わされるＰ７エーズとＹ７エー
ズの演算は、ＦＰＤＤＡのすべての演算器に共通して行
なわれる。両７エーズの演算は以下のように実行される
。

まず、プログラム・カウンタ１２２４によシ指足された
制御メモリ１２０３のアドレスＰＣより命令が読出され
る。そして、読出された命令はデコーダ１２１４によシ
解読されて、命令各部の解読信号が対応する回路部に送
られる。

使用すべき演算器の種別を示す前記ＥＬの解読結果（Ｅ
Ｌ）はコンドロー、Ｆ１２０７に送られ、これを受けて
前記Ｐ、Ｙおよびエフニーズを実行するために必要なタ
イミング信号がコントローラ１２０７で生成されて所定
の回路部に送られる。たとえばΔ２メモリ１２０４、Ｙ
メモリ１２０５およびＲメモリ１２０６のＥ端子にイネ
ーブル（ＥＮＡＢＬＥ）信号ＥＮなどが送出される。第
１２図ではコントローラ１２０７とそれらを結ぶ線は簡
単化のため省略してるる、　　　　　　′・” Ｐ７エーズでは、続出した命令のアドレスΔＹム、〜Δ
Ｙ旬およびΔＸムの解読結果（ΔＹＡＩＪ。

ＬＪＹａｔ　）、　（ΔＹｈｓ　）　　および（ΔＸＡ
ＪをΔＺメモリ１２０４のアドレス端子にマルチプレク
サ１２２６経出で入力して、指定されたアドレスよりΔ
ＹＩＩＪ（ｊ＝１．２．３Ｊ　　とΔＸ１が順次読出さ
扛てΔＹレジスタ１２１５およびΔＸレジスタ１２１６
にセットされる。

ΔＹレジスタ１２１５にセットされたΔＹＩｅ１と１番
目のイタレーション時に先立って第１４図に示す各演算
器の開始信号ＥＬＧによってリセットされたＳＤＹレジ
スタ１２１８の内容（ＳＤＹ　＋、ｏ＝０．）とが浮動
小数点加算器ＦＡＤＤ１２１７に入力されて、ＳＤＹ　
Ｉｓｌ　：＝ＳＤＹ　ｔ、。＋ΔＹ＋＊＋　　・・・・
・・・・・・・・・・・α９の浮動小数点演算が行なわ
れて、その結果がＳＤＹ＋、＋としてＳＤＹレジスタ１
２１８にセットされる。

弐〇の演算後、ΔＹレジスタ１２１５にセットされたΔ
Ｙ＋＊ｍとＳＤＹレジスタ１２１８の内容（ＳＤＹＩ＊
Ｉ＝ΔＹｔ、＋３とがＦ’ＡＤＤ１２１７に入力されて
、 ８ＤＹｔｅ＊：＝ＳＤＹｔＢ＋ΔＹｓ＋電＝ΔＹ＋＊＋
＋ＪＹ＋＋＊・・・■の演算が行なわれて、その結果が
８　ＤＹ　＋、　ｔとし七ＳＤＹレジスタ１２１８にセ
ットされる。

同様の演算を繰り返すことにより、式（１）の３人力の
２次増分の総和ＳＤＹ＋がＳＤＹレジスタ１２１８中に
求められる。

上記の演算において、ＳＤＹレジスタ１２１８とＦＡＤ
Ｄ１２１７とは凧算器に相当している。

また、極性ビットの解読結果（ＰＩＪ、（Ｐ２）。

（Ｐ３）が負極性の場合には、負極性微小増分に関する
２の補数と５ＤＹｂｔ　との加算がＦＡＤＤ１２１７に
おいて実行される。たとえば、ΔＹ旧が負極性となった
４合には、 ８ＤＹ旧−ΔＹｂｔ＝ΔＹ％１．−ΔＹ（ｅｔ　　・・
・・・・・・・（ハ）の演算が行なわれる。

なお、命令の極性ピッ）ＰＸの解読結果（ＰＸ　）はラ
ッチ１２２５にセットされる。

次のエフニーズでは式（２）の演算が行なわれる。

まｆ、１イタレーシヨン前のＹレジスタ１２１９のイ直
Ｙ藺　をＹメモリ１２０５よシ読出す。この続出シバ、
プログラム・カウンタ１２２４の出力ＰＣをＹメモリ１
２０５のアドレス端子Ａに入力し、コントローラ１２０
７からのイネーブル信号ＥＮにより行なわれ、読出され
７’ｊ　Ｙ　＋　−ｒがＹレジスタ１２１９にセットさ
れる。

そして、前記Ｐ７エーズで求められたＳＤＹレジスタの
内容５ＤＹｌとＹレジスタ１２１９内のＹｌ−１との浮
動小数点加算がアキュムレータ付きＦＡＤＩ）１２２０
にて行なわれ、ｉイタレー・ンヨン時のＹｌが求められ
る。さらに、ＹｌはＦＡＤＤ１２２−０の７キユムレー
タからアルチプレクサ１２１１と１２１０経由でＹメモ
リ１２０５の前記アドレスＰＣに畳込まれる。

以上に述ベア’ＣＰ７エーズとエフニーズの演算内容は
、前述の如＜ＦＰＤＤＡの全ての演算器に共通したもの
でめる。これに対し、ｌフェーズによる３次増分ΔＺ＆
の発生内容が各演算器によって異なる。

以下、本発明の積分器と加算器のＩ、７エーズ並びにデ
ィジタルサーボのエフニーズの演算内容について第１２
図（ｂ）　’に用いて説明する。

（１）積分器の工７エーズ 積分器のエフニーズでは、式（３）の演算を１次増分Δ
Ｘ＋の値にかかわらず行なう。

まず、１イタレー７ヨン前の積分値の残余Ｒ１−１が前
記ＹＩそりと同様な手続きによりＲメモリ１２０６Ｃ）
アドレスＰＣから読出され、Ｒレジスタ１２２４にセッ
トされる。そして、エフニーズによって求められたＦＡ
ＤＤ１２２０中の７キユムレ〜りに格納されている内容
Ｙ１と第２図（ＱのΔＸレジスタ１２１６の内容ΔＸ１
とを乗算器１２２１で乗算する。乗算器１２２１の出力
Ｙ１・ΔＸＩはＦＡＤＤ１２２２によってＲレジスタ１
２２４の内容ａ、−，と加算される。そして、この演算
結果はＦＡＤＤ１２２２からデコーダ１２２３に入力さ
れ、第２図中のデータフォーマットＢのような仮数部が
０桁（ｎ≧ｌ）からなる３次増分ΔＺ＋が特願昭５５−
１１２７３９号に示された方法に基づきデコーダ１２２
３によって発生される。このΔｚ１はマルチプレクサ１
２１２と第１２図（句のマルチプレクサ１２０９経由で
ΔＺメモリ１２０４のアドレスＰＣに書込まれる。

ΔＺメモリ１２０４への書込みアドレスＰＣはプロダラ
ム・カウンタ１２２４からマルチプレクサ１２２６Ｍ由
でΔＺメモ’）１２０４のアドレス端子Ａに送られる。

第１２図（１））におけるＦ’ＡＤＤ１２２２によって
求められた積分値から３次増分ｌＺＩを除いた残余Ｒ１
は、正規化回路１２２７によってＲ１の仮数部の値の絶
対値が０．５以上となるように正規化される。正規化さ
れたＲ＋の値は、マルチプレクサ１２１３経由でＲメモ
リ１２０６の前記アドレスＰＣに書込まれる。

（２）加算器のエフニーズ 加算器のエフニーズにおいて、乗算器１２２１によるＹ
ＩとΔＸＩとの乗算釜びにこの乗算結果とＲ，−、との
加算までは、上記積分器のエフニーズと同じ手続きにて
行なわれる。加算器の場合には、制御メモリ１２０３中
の第１３図に示した命令において、ΔＸムに数値１．０
が格納されている。ＪＪＺメモリ１２０４内のアドレス
を設定すると共に前記の手続きにて演算前にマイクロコ
ンピュータ１２００からＲメモリ１２０６中の該加算器
に対応するアドレスの内容’ｋｉｉｃ設定しておく。し
たがって、ＦＡＤＤ１２２２による演算結果（Ｙｔ・Δ
Ｘ＋＋Ｒ１−５）はＹ−となる。

次に、Ｙ、はＦＡＤＤ１２２２からデコーダ１２２３に
送られる。デコーダ１２２３により、第３図で示したよ
うなＹＩの仮数部ＹＭＩの上位ｎｌ＠までを３次増分Δ
Ｚ＋の仮数部ΔＺＭＩの上位１桁における値とし、かつ
ＹＩの指数部Ｙｘｔの値をそのままΔＺＩの指数部ΔＺ
ｍｔとした３次増分ΔＺ＋が発生される。このΔＺ１は
マルチプレクサ１２１２と第１２図（旬のマルチプレク
サ１２０９経由でΔＺメモリ１２０４のアドレスＰＣに
書込まれる。

さらに、デコーダ１２２３はＹＭＩの上位１桁の各桁の
値を零としたデータとＹＭＩの上位（ｎ＋１３桁から（
ｍ−１３桁のデータおよびＹＩＩを正規化回路１２２７
に送る。正規化回路１２２７はこの値を正規化する。正
規化された値は、正規化回路１２２７からマルチプレク
サ１２１１および１２１０経由でＹメモリ１２０５のア
ドレスＰＣに書込まれる。

（３）ディジタル・サーボのエフニーズ前Ｙフェーズに
よって求められたＹＩとＹメモリ１２０５から読出され
、Ｙレジスタ１２１９に格納されているＹｌ−１および
Ｒメモリ１２０６から読出し、Ｒレジスタ１２２４に格
納されているエイタレ次に示す演算により３次増分ΔＺ
Ｉを発生する。

ここで、ΔＺＭＩの値（０，＋１．−１）　は、ΔＺＩ
１１１の上位２桁により（＠００”、″０１ｍ、″″１
１”）で表わす。

ディジタル・サーボΔ２発生回路１２０８によって発生
されたΔＺ＋ｉ、マルチプレクサ１２１２および第１２
図（ａ）のマルチプレクサ１２０９経由でΔＺメモリ１
２０４のアドレスＰＣに書込まれる。

またΔＺＩの指数部ΔＺｇ＋はマルチプレクサ１２１３
経由でＲメモリ１２０６のアドレスＰＣに書込まれる。

以上、詳細に説明した如く本発明のＦＰＤＤＡで箔 は、演算器ごとに専用の演算装置は特たず、制御メモリ
１２０３内の命令を変えることによって各種の演算を行
なう。

つぎに、前述の第７〜第８図ならびに第１０図に示した
演算回路を用いて本発明による定数の乗除演算を実行す
るための命令について詳細に説明する。

第１３図は第７図に示した定数の乗算回路によシ乗算演
算を実行する命令を示す。１番地の命令は加算器５１ｉ
動作させる命令を、２番地の命令は積分器７１を動作さ
せる命令を、そして３番地の命令は積−分器７２を動作
させる命令を示す。２番地の積分器７１ｔ−動作させる
命令は、２次増分がないゆえにＰ、〜ＰｓおよびΔＹＡ
Ｉ〜ΔＹ口をすべて０とする。ΔＸムには加算器５１の
３次増分が格納されているΔＺメモリ１２０４内のアド
レス１ｉ指定する。３番地の積分器の命令では１次増分
がないためΔＸムにはｏ’５−指定し、２次増分として
は積分器７１の３次増分が入力されるため３番地のΔＹ
ＡＩＫはアドレス２を指定する。初期値としては、Ｙメ
モリの１番地に定数Ａ、２番地に定数Ｂ１そして３番地
には０．０を設定する。Ｒメそりはすべて０．０とする
。また、前記Ｍは３とする。

第１４図は第８図に示した除数が正の場合の除算回路に
よシ除算演算を実行する命令を示す、１番地の命令はデ
ィジタル・サーボ８１を動作させる命令を、２番地の命
令は積分器８２を動作させる命令を、そして３番地の命
令は積分器８４を動作させる命令を示す、１番地の命令
のＥＬにおけるＳ几■によりディジタル・サーボ８１で
サーボ動作をおこなうコードを指定する。２次増分は積
分器８２の３次増分を符号反転したものとなるから１番
地のＰ、に１、ΔＹム１にアドレス２を指定する。２番
地の積分器８２を動作させる命令では、１次増分にディ
ジタル・サーボ８１の３次増分が入力されるため、ΔＸ
ムにアドレス１を指定する。

３番地の積分器８４ｔ−動作させる命令では、２次増分
にディジタル・サーボ８１の３次増分が入力されるため
、ΔＹム１にはアドレス１を指定する。

初期値としては、Ｙメモリの１番地に定数Ｂ、　２番地
に定数Ａ１そして３番地に０．０を設定する。

第１２図（ｂ）における几メモリ１２０６中の１番地〜
３番地には０．０を設定する。

第１５図は第１θ図に示した除数が負の場合の除算回路
により除算演算を実行する命令を示す。

第８図と第１０図の違いは、ディジタル・サーボ８１の
２次増分と積分器８４の２次増分の符号が反転している
点でるる。したがって、第１５図に示す命令は１番地の
Ｐ亀を０に、そして３番地のＰｅｅｌに指定する点で第
１４図に示す命令と異なる。

以上説明したごとく、本発明によれば浮動小数点演算方
式のディジタル微分解析機において浮動小数点表示され
た定数の演ｌｊ！を高精度に実行出来るようになり、上
記ディジタル微分解析機の応用がさらに拡大できると共
に安価なシステムを実現でき、その効果は大である。

【図面の簡単な説明】

第１図はＦＰＤＤＡのシステム構成を示す図、第２図は
ＦＰＤＤＡの演算で用いる浮動小数点の数値系のデータ
・フォーマットを示す図、第３図は本発明の加算器の演
算内容を示す図、弔４図は本発明のＦＰＤＤＡの演算器
シンボルを示す図、＃！５図は定数加算回路を示す図、
第６図は定数減算回路を示す図、第７図は本発明の定数
乗算回路を示す図、第８図は本発明の除数が正の場合の
定数除算回路を示す図、第９図は第８図による定数除算
の＝ガを示す図、第１Ｏ図は本発明の除数が負の場合の
定数除算回路を示す図、第１１図は本発明の演算法を組
合せた代数演算回路の一９′ｌＩを示す凶、第１２図は
本発明の定数の四則波ｍｌ実行するＦＰＤＤＡの実施例
の回路構成を示す図、第１３図は第７図の演算回路１ｒ
実行する制御命令のビット構成を示す図、第１４図は第
８図の演算回路を実行する制御命令のビット構成を示す
図、第１５図は第１Ｏ図の演算回路を実行する制御命令
のビット構成を示す図でるる。 第　１　　図 ′ｆＪ　２　ロ ｓ、□ブＢ− ￥Ｊ３図 私Ａグ―ｌ ′ＦＪｄ図 ５図　　　慕６図 ！　７　図 ４に 葛　６　図 Ｘ ■　７　図 ｒ丁ＥＲＡＴＩｌ〜 Ｌ　７０　図 Ｘ ？ｌｌｕ　　　図 Ｉ

Claims (1)

1. 【特許請求の範囲】 １、ディジタル微分解析機の被積分関数Ｙ、入力変数の
   増分ΔＹ％被積分関数の積分値の残余Ｒ１独立変数の増
   分７Ｘ、および被積分関数の積分値の出力増分Δ２なる
   変数をすべて仮数部と指数部とからなる浮動小数点形式
   で表現してメモリに格納し丸うえで所定の演算を実行す
   る浮動小数点方式ディジタル微分解析機の演算方式にお
   いて、ｉ（ｉ二正整数］番目のイタレーションにおける
   上記変数の値をそれぞれＹｌ、ΔＹＩ。 Ｒ６ΔＸ、およびΔｚＩとし、ｎ（ｎ二正整数］個の入
   力変数の増分のうちム番目の値をΔＹ　Ｉ＊　ｔとして
   、ΔＺ＋を求める演算：（Ｋ：定数） をΔＸ１の大きさにかかわらずイタレーションごとに実
   行することを特徴とするディジタル微分解析機の演算方
   式。 ２、特許請求の範囲第１項のディジタル微分解析機の演
   算方式において、ディジタルサーボのＹレジスタに対応
   する第１のメモリに第１の定数を格納し、ディジタル微
   分解析機のＹレジスタに対応する第２のメモリおよび第
   ３のメモリにそれぞれ第２の定数および定数０を格納し
   、そしてディジタル微分解析機のＲレジスタに対応する
   第４のメモリに定数０を格納したうえで、１番目のイタ
   レーショ／におけるディジタルサーボの演算で得られる
   積分値の出力増分ΔＺ：と上記第２の定数とをそれぞれ
   上記ΔＸＩとＹＩとみなして上記Δ２＆を求める演算を
   おこなって得られるΔＺ１と上記第１のメモリの内容と
   を加え合わせるかまたはΔＺＩから第１のメモリの内容
   を差し引く演算をおこなってその結果を第１のメモリに
   格納するステップと、さらに上記ΔＺ＋と第１のメモリ
   の内容とを加え合わせた場合には上記Δｚ：から第２の
   メモリの内容を差し引く演算をおこなうかまたは上記Δ
   Ｚ＋から第１のメモ゛すの内容を差し引いた場合には上
   記ΔＺ；と上記第３のメモリの内容とを加え合わせる演
   算をおこなってその結果を第３のメモリに格納するステ
   ップとを複数のイタレーションにわたシ繰返すことによ
   シ上記第１の定数を被除数とし、第２の定数を除数とす
   る除算の結果を上記第３のメモリ内に得ることを特徴と
   するディジタル微分解析機の演算方式。 ３、％許請求の範囲第１項のディジタル微分解析機の演
   算方式において、ディジタル微分解析機のＹレジスタに
   対応する第１のメモリ、第２のメモリおよび第３のメモ
   リにそれぞれ第１の定数、第２の定数および定数０を格
   納し、ディジタル微分解析機の几レジスタに対応する第
   ４のメモリに定数０を格納したうえで、上記第１の定数
   を１番目のイタレーションにおける第１の演算： を実行して求められるＴ＋とみなし、該Ｔ１の仮数部の
   符号桁を含めた上位ｍ（ｍ：２以上の整数１桁をΔｚ１
   の仮数部とし、且つＹＩの指数部をそのままΔＺＩの指
   数部とする第２の演算によシΔＺＩを求め、さらにＹｌ
   の仮数部の上位ｍ桁をすべてＯにしてからＹｌの仮数部
   の絶対値が０．５以上となるように正規化演算をＹＩの
   仮数部と指数部に施すことにより求められたＹｌをつぎ
   のイタレー７ヨンにおけるΔＺ１を求める上記第１およ
   び第２の演算において使用する演算方式により求められ
   たΔＺ１と上記第２の定数とをそれぞれ、つぎの積分演
   算：におけるΔＸ１とＹＩとみなし、該積分演算をΔｘ
   Ｉの大きさにかかわらずイタレーション毎に実行して積
   分値の出力増分ΔＺ＋を求めるステップと、求められた
   ΔＺ＋と上記第３のメモリの内容とを加え合わせる演算
   をおこなった結果を第３のメモリに格納するステップと
   を複数のイメレーションにわたり繰返すことにより上記
   第１の定数と第２の定数との乗算の結果を上記第３のメ
   モリ内に得ること’ｔ％徴とするディジタル微分解析機
   の演算方式。