JPS58106639A - デイジタル微分解析機の演算方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は浮動小数点表示された定数の四則演算機能を備
えだディジタル微分解析機（１）ｉｇｉｔａｌＤｉｆｆ
ｅｒｅｎｔｉａｌ　Ａｎｉｌｙｚｅｒ・・−以下ＤＤＡ
と呼ぶことにする。）の演算方式に関する。

ＤＤＡは、演算間でやシとシする変数値を微小増分にに
１１４して取扱うことによシバ−ドウエアの構成を簡素
化し、微分方程式を高速かつ高楕度に解いたシ、複雑な
曲線や曲面を発生させるために特別に工夫された演算装
置である。

これまでに兼用化されているＤＤＡは、情報処理学会編
電子計算機ハンドブック第ｓｍｐａ−３７に詳述されて
いる固定小数点演算方式を用いている。しかし、固定小
数点演算方式によると積分器などの演算器で処理される
ナベての変数に対しスケール換算を行なう必要がめる。

仁のスケール換算はアナログ計算機の場合と同様に人手
による極めて煩雑な作業であるばかシでなく、変数の最
大値を予測してスケール換算係数に使用するためその予
測値が正確でない場合には演算結果に重大なｗＡ差を含
むこと罠なってしまう。

さらに、固定小数点演算方式によると変数のダイナミッ
クレンジが狭くなるために通常の科学技術計算には適甘
しにくいという欠点がめった。

そこで、これらの問題点ヲ肩消するために浮動小数点演
算方式のＤ　ＤＡ　（ｐｌｏｎｔｉｎｇ　ｐｏｉｎｔＤ
ｉｇｉｔａＪ　１）ｊｆｆｅｒｅｎｔｉａＪ　Ａｎａｌ
ｙｚｅｒ−以下。

ＦＰＩ）ＤＡと称する。）に関−ｒる出顔金おこなった
（特願昭５５−１１２７３９号、特ＩＩＪ４昭５６−３
７９０号参照）。このＦＰＤＤＡにはデータ処理ＦＭ能
および定数の四ハＵ演ＪＩ機能が備えらｆしておらず、
数値積分が主たる演算機能でめった。

したがって、実用に当っては第１図のように他のコンピ
ュータ１０１とＦＰＤＤＡ　１０２を接続してＦＰＤＤ
Ａシステム１０３として使用する。第１図において、コ
ンピュータ１０１はＦＰＤＤＡの初期値の計算、ＦＰＤ
ＤＡへの初期１直の設定、　ＦＰＤＤＡの演算の開始道
びに停止、ＦＰＤＤＡからの演Ｘ結果の取込みおよび外
部装置１０４との入出力等の処理を共通パス線１０５を
通して行なう。これらの処理の中で初期値に対しては、
浮動小数点表示された定数同士の浮動小数点方式による
四則演算が必要とされ、したがってコンピュータ１０１
にはこのような演算機能が要求される。

もし、ＦＰＤＤＡに上記の四則演算の機能があれは、コ
ンピュータ１０１として浮動小数点演算機能のない安価
なマイクロコンピュータを適用することができるため、
安価なＦＰＤＤＡシステムを構成することが可能となる
。

本発明の目的は、安価でかつ高速演算の町ＨしなＦＰＤ
ＤＡシステムを実机するために、浮動小数点表示された
定数どうしの浮動小数点方式による演１ｉ、＊可能とす
るためのＦＰＤＤＡの演算方式を提供することにある。

この目的を達成するため１本発明ｌおいてはＦＰＤＤＡ
による新展な２櫨類の演算器（加算器と積分器）と公知
の演算器とを組み台わせることによシ浮動小数点表示さ
れた定数どうしの四則演算。

とくに加算（減算も含めて）演算をＦＰＤＤＡでおこな
わせることを可能にした点に特徴がある。

まず１本発明を説明する前にすでに実施されているＦＰ
ＤＤＡの演算方式を説明する。

従来のＦＰＤＤＡは、前述の如く微分方程式を解くこと
を主目的として開発さＣておυ、積分演算が主体となっ
ている。

以下、この積分演算の動１’ｌ述べる。

ＦＰＤＤＡの演算で用いられるｆ数は第２図に示すデー
タ・７オーマン）ＡｌたはＢのいずれかの数値糸をとる
浮動小数点表示の数種でめる。

データ・フォーマン）Ａの変数は符号（Ｓ）を表わす小
数点以上１位（２°）の１桁と小数点以下１位（２−１
）から（ｍ−１）位（２−”’　）　１　テ。

（ｍ−１）桁との合計量ビット〃・らなる仮数部Ｍ（％
ａｎｔｉｓｓａ　）と、小数点以下ｍ位（２−輪）から
ｍ１位（２−１’）までの（ｍｌ−ｍ＋ｌ　）桁、　カ
ラなる指数部Ｅ　（Ｅｘｐｏｎｅｎｔ　）とにより構成
されている。

一方、データ・７オーマン）Ｈの変数に符号（Ｓ）を表
わす小数点以上１位の１桁と小数点以下１位から（ｎ−
１＞位までの（１１−１）桁、との合計ｎビットからな
る仮数部Ｍと、小数点以下ｎ位から（ｍｌ−ｍ＋４１）
位までの（ｍｌ−ｍ＋１）桁、〃為らなる指数部Ｅとに
よ多構成されている。

データ・７オーマツ）Ａに輌する変数としでは。

被積分関数Ｙ、積分値の残余Ｒおよび入力変数の総和Ｓ
ＤＹなど増分形式によらない変数が該当する。これに対
しデータ・フォーマットＢに属する変数としては、入力
変数の微小増分ΔＹ、積分独立変数の微小増分ΔＸ、お
よび出力ｆ数の微小増分ΔＺなど増分形式による変数が
該当する。以下。

Δχを１次増分、ΔＹｔ−２次増分、およびΔ２を３次
増分と呼ぶことにする。

ＦＰＤＤＡの各演算サイクル（以下、イタレーションと
呼ぶ。）における積分演算は大別して次の、′・。

、３ＩｖＡの演算７エーズによシ実行される。

［１）　Ｐフェーズ；ピックアップ・フェーズ１番目の
イタレーションにおけるｊ番目の２次増分ΔＹ１．１を
Ｊ＝１〜１＜１は入力数）について浮動小数点加算演算
にて総計した増分Ｓ　ＤＹ＋を求める。

５ＤＹｔ：＝ΣΔＹ濫、ｊ”８ＤＹｔ、！、１＋ΔＹ１
．ｉ　　　　（υＪ＠ｒ （２）　Ｙフェーズ；アッグデート・フェーズｌイタレ
ーションたけ面の期間における積分器のＹレジスタの内
容（ＹＩ−ｔとする。）と上記８ＤＹ＋との浮動小数点
加算を行ない、その加算結果をｉイタレーン３フ時のＹ
レジスタの内容とする。すなわち１次の演算が実行され
る。

Ｙ　１：　＝　Ｙｓ−ｔ　＋ＳＤＹ＋　　　　　　　　
　　（２１（３）　Ｉ　７エーズ；インテグレーション
・７エーズ上記ＹＩとＲレジスタの内容（Ｒｔ−ｔ　）
との加算をおこない、その加算結果（Ｒｔとする。）か
ら特願１１８５５−１１２７３９　号に記述さｔ″Ｌｌ
ζ演算法に基づいてオーバー７０−分？ｆ−會めて上位
１桁（ｎは２以上の整数）ｔΔＺＩとして出力し、上記
加算結果（Ｒｔ）η為らΔＺ＋を引算して、Ｒレジスタ
にセットする。すなわち１次の演算が実行さｎる。

Ｒｔ：＝Ｒｔ−１十ＹＩ・ΔＸｔ−ΔＺ　Ｉ（３）ただ
し、ΔＸ１の値が零である場合は式（３ンの演算は実行
されず、ΔＺ＋ＣＤ１１として零が出力される。

コＣ’ｔ’ΔＺＩはｉイタレーションにおける３次増分
を表わす。なお、ＹレジスタとＲレジスタの詳細な役割
については第１２図（尋、（りの説明をおこなう際に述
べる。

つぎに、浮動小数点方式による四則演算に用いられる本
発明にもとづくＨ／ｒ城な２種類の演算器であるＦＰＤ
ＤＡの加算器と積分器について説明する。

（１）　　加算器 この演算器は式（１）の演算によってｔ１＠の２次増分
の総和を求め、これを第２図のデータ・フォーマツ）Ｂ
で表わされるような、仮数部が符号桁を含めて１桁の３
次増分に丸めて出力する演算をおこなうものでめる。

加算器の演算内容は、＠述の積分演算と同様に３個のフ
ェーズ（Ｐ　、Ｙおよびエフニーズ）からなる。この内
、ＰとＹフェーズは前述の積分演算と全く同じ演算（式
（１）と式（２））ｔ−行なう。

加算器のエアニーズでは、Ｉイタレーン３フ時の加算器
の１次増分ΔＸＩが零でなけれは、ｉイタレーン３フ時
のＹフェーズによって求めたＹＩから次に述べる演算法
によシ上記３次増分４Ｚ＋を発生する。そしてｂＹ＋か
らΔＺＩを減算し。

求められた残余を正規化してＹＩとし、次のイタレーシ
ョンのために用いる。

一方、１次増分ΔＸｒが零ならば３次増分ｌＺｔを零に
し、かつｉイタレーン３フ時のＹ７ｍ−Ｘによって求め
たＹＩｔ−そのまま株侍し１次のイタレーションでの演
算に菱用する。

ここで、ΔＸＩが零でない場合の３次増分ΔＺ１の発生
方法を第３図を用いて説明する。

本発明ではｓＹ＋とΔＺ＋を次式のように表わし、以下
の（１）〜（１ｖ）のステップにてΔＺ＋を発生する。

ηＩ ＹＩ＝ＹＭＩＸ２　　−１ｙ＋ｙ＊＝ｙｍ−ＩＸ２　　
　　（４）ΔＺ！＝ΔＺＭＩＸ　２””　＝＝１４ｔＺ
ｌ・・・ｚａ−、×２４２１１　　（５）上式において
Ｓは符号桁の値１．は小数点。

ｙＩ〜ｙ、−１はＹ組の小数点以下の１桁目〜（ｍ−１
）桁目における値＠　”　ｌ　””　”ａ−１は４２Ｍ
１の小数点以下の１桁目〜（Ｉｎ−１）桁目における値
を表わす。

Ｙ　１〜Ｙｍ−１およびｘ、　〜ｚ＊−、ｕ０１ｆｔｔ
’ｉｌＫよシ表わされる。さらにｎ（ｍとする。

中　Ｙｌの符号を含めて上位０桁までをΔｚＭＩの上位
０桁における値とし、かつＹｍｔの値を２３組として出
力する。

（Ｉｆ）　　Ｙｍｓの上等ｎ桁の各桁の値を零とする。

４１Ｄ（ＵＪのステップで求まり７１−Ｙｗｒの値が苓
か否か調べる。零ならばＹｉａの値をそのままにした状
態で演算を終える。零でなければ（＋ｙ）のステップに
ゆく。

（ＩＶ）Ｙ町の小数点以下１桁目の臘が１になるまでＹ
ｍｚを左にに桁シフトし、それと同時にＹｍｉの埴’？
にだけ減じる正規化操作２行なう。

（２）積分器 本発明の積分器と従来積分器との違いは、武（３）に示
し九３次増分の発生に関する制御でｂる。従来は１次増
分ΔＸ急の値が零である揚台は式（３）の積分演算を行
なわず、Δｚ１の値を零として出力している。仁れに対
し１本発明の積分器はΔＸ１０値にかかわらず常に式（
３）の積分演算と行ない。

特願昭５５−１１２７３９号の演算法に基づいて前記Ｒ
１からΔＺ＋を発生するものである。

以上に本発明の２種類の演算器について述べたが１次に
これらの演算器を用いて浮動小数点表示された定数（以
下、単に定数と称する。）どうしの加減算を行なう本発
明の演算方式について説明する。なお、以下の１！５！
明では本発明の演算器のシンボルを第４図のように示す
。同図においてシンボル内の変数はＹレジスタの内容を
表６すものとする。

Ｕ）　定数の加算演算法 本発明では式（６）で表わさｎる定数ＡとＢの加算演算
を、第５図に示すように本発明のＦＰＤＤＡの加算器５
１．５２を結合することによって行なう。

Ｃ：＝Ａ＋Ｂ 軛 本発明では第５図のＦＰＤＤＡをランする前に第１図に
示したコンビエータ１０１によプ、加算器５１Ｃ）Ｙレ
ジスタに定数大の値を、また加算器５２のＹレジスタに
定数Ｂの値を初期値として設定する。そののち、ＦＰＤ
ＤＡ　ｔ２ンし、数イタレーション演算することによル
、加算器５２のＹレジスタに武（６）の加算結果である
ｃｏｌｌｔを求める。

すなわち、加算器５１０Ｙレジスタの初期値Ａは次式の
ように表わされ、加算！５１の２次増分Δｙが無いので Ａ＝（１−２°＋１．−２−Ｌ＋８１２−’Ｉ−−−−
十ａ　ｍ−、・２−”す・２”　　（７）第１回目のイ
タレーションにおいて加算器５１は、第３図にもとづく
前記（１）のステップに従って。

ΔＺ　ｔ　：　＝（ｓ・ｚ’ｔ−ａ、−ｚ−Ｌ）−ｍ　
＋　ａ　ｍイ２’−”　）　・２”　　　　（８）て表
わされる３次増分ΔＺｌｔ−出力し、加算器５２に転送
する。１回目のイタレーション終了後の加算器５１のＹ
レジスタは第３図にもとづく前記（１ｉ）のステップに
従って次のようになる。

Ｙ、：　＝（ａ　ａ−Ｓ”＋　ａｍ＋　、・２−”””
＋　・　　＋　Ｊｌ、−、ｓ２−””）・２＠−（９）
加算器５２では武（１）と式（２）を演算する丸め、１
回目のイタレーションにおいて、式（８）で表わされる
定数大の部分値Δｚｉと定数Ｂとの加算結果が加算器５
２のＹレジスタに格納されることになる。

第５図に示したように加算器５１０１次増分には値がＬ
Ｏと固定しているΔＸを入力するために。

加算器５１は定数大の残余Ｒ＋が零になるまで各イタレ
ーションで式（８）で表わされるΔＺ＋ｔ”発生する。

したがって、数イタレーション後に定数ＡとＢの加算結
果Ｃｋｉ／１１度良く加算器５２のＹレジスタに求める
ことが出来る。

（２）定数の減算演算法 本発明では１式（１０）で表わされる定数大とＢの減算
を本発明のＦＰＤＤＡの加算器を第６図のように結合す
ることによって行なう。

Ｃ：　＝　Ｂ　−Ａ　　　　　　　　　　　　　　（１
０）同図において、０部分６１は符号反転器を示す。

これを除＾た部分で、前述の加算演算の場合と全く同じ
演算の手続並びに原理にて定数の減算を行なう、減算結
果は同様に加算器５２のＹレジスタに求められる。

（３）　　定数の乗算演算法 式（１１）で表わされる定数ＡとＢの乗算を本発明のＦ
ＰＤＤＡの加算器５１と積分器７１．７２と倉第７図の
ように結合することによって行なう。

Ｃ：　＝　Ａ　Ｘ　Ｂ　　　　　　　　　　　　　　（
１１）たたし、演算器７２には加算器を用いても良い。

前述の方法によ９３台の演算器のＹレジスタに初期値を
設定したのち、ＦＰＤＤＡをランし１乗算結果Ｃを求め
る。初期値としては、加算器のＹレジスタに定数Ａｔ、
ｍ分器７１のＹレジスタに定数Ｂ’ｉｋ、そして積分器
７２のＹレジスタに零を設定する。また積分器７２のＲ
レジスタに初期値として零を設定する。

第５図の演算回路において、２７Ｑ算器５１は前述の如
く式（７）で表わされる定数Ａを１桁ごとに丸めて、弐
俤）で表わされるΔｚＩに相当する３次増分ΔＡＩｔ−
発生し、これを積分器７１に１次増分として転送する。

したがって、積分器７１は式（３）に基づいて次の積分
演算を行なうことになる。

Ｒｒ　：　＝　Ｒｓ　−ｔ　＋　Ｂ・ΔＡｔ−ΔＺ　Ｉ
（１２）ここで、２人、はムイタレーション時に加算器
５１よシ出力され九倉で、定数ＡＣ）部分値を表わす。

この様にして、積分器７１によって定数ＡとＢの部分積
（Ｂ・Δん）が計算され、１桁の値に丸められて積分器
７３の２次増分として人力される。

積分器７３は式（１）と式゛（２）の演算によシ定数Ａ
とＢの部分積の総和を計算する。

以上に述べたＦＰＤＤＡ、の演算を繰返して行なうこと
くよシ１式（１１）で表わさｎる乗算を行ない。

その結果としてＣ′に積分器７２のＹレジスタ内に求め
ることが出来る。

ここで１本発明の積分器の利点ｔ−述べる。上記式（１
２）の積分演算において、従来方式の積分器では定数Ａ
ｆｒすべて加算器５１の３次増分として出力してしまう
と、それ以降のイタレーションでは１次増分Δ人−が零
となるから式（１２）の演算が行なわれず、残余Ｒ＋が
出力されなくなる。したがって１部分積の残余がＲレジ
スタに残シ、定叙＾とＢの積Ｃに１差が生じる。

これに対し１本発明の積分器によれは１次増分の値にか
かわらず武（１２）の演算を実行する丸めに。

ΔＡ１が零となった後でもＢレジスタ中の部分積の残余
をすべて出力することが出来る。したがって、式（１１
）の乗算を精度良く行なうことができる。

（４）　　定数の除算演算法 式（１３）で表わされる定数ＡとＢとの除算を本発明の
ＦＰＤＤＡの積分器と先願の演算器ディジタルサーボ（
登録番号９４６７７８）を第８図のように結合すること
によって行なう。

本発明の除算法は、次式の演算をＦ）’ＤＤＡで行なわ
せ、線表的な演算法にて商を得ようとするものである。

＃＝（Ｂ−Ａ−Ｆ）→Ｏ，Ｏ（１４） すなわち、変数Ｆにまず適当な値を与えて、定数Ａと変
数Ｆとの積を計算し、Ｂと６差ｅを求め。

εの値に基づいて変数Ｆの値を制御してｔｌｋＱに近づ
け、この時の変数Ｆの値を式（１３）の商Ｃとして求め
る方法である。

第８図におけるディジタルサーボ８１は、ディジタルサ
ーボの１イタレーシヨン前のＹレジスタの値Ｙ１１と現
時点での１ｉＴＥＹ＋との大小関係に応じて３次増分の
ゲインを２倍または１／２倍すると共に、３次増分の符
号を制御することによって。

ディジタルサーボのＹレジスタの値１０にする演算器で
ある。ゆえに１式（１４）の演算は、このディジタルサ
ーボ８１を利用すれば簡単に夾現てき゛る。

第８図における各演算器の初期値としては、ディジタル
サーボ８１に被除数Ｂｔ−，積分器８２に除数Ａｔ−、
そして解が蓄えられる積分器８３に零を各々設定する。

１回目のイタレーションにおいてディジタルサーボ８１
はあらかじめ設定されためる重みをもつ３次増分ΔＦ、
七発生する。積分器８２は。

Ｒｓ　：　＝Ｒ（＋　＋Ａ・ΔＦ、−Δｚｔ　　　　　
　　　　　（１ｓ）なる積分演算を行ない、その３次増
分ΔＺｌを符号反転器８３によシ符号反転してディジタ
ルサーボ８１に入力する。次のイタレーションにおける
ディジタルサーボ８１のＹレジスタの値ｇ、は、６：＝
Ｂ−ΔＺ、！＝ｉＢ−（Ａ・ΔＦｌ）　　　　　　　（
１６）となる。そして、ディジタルサーボ８１は、＃＊
が零となるように３次増分ΔＦ、を出力する。

このような演算が数イタレージ日ン繰返された後の１番
目のイタレーションにおけるディジタルサーボ８１のＹ
レジスタの値ｚ量は１次のようになる。

一愈ζＢ−Ａ・ΣΔＦＪ　　　　　　　　　　（１７）
、１−１ 上式の右辺のΔＦ１の総和は積分器８４のＹレジスタに
蓄えられる。し九がって、ε量；０となった時、積分器
８４０Ｙレジスタの内容を式（１３）の商Ｃとして求め
る仁とが出来る。

積分器８２は前述の如く１次増分が零であっても定数Ａ
とΔＦ１との槓の残余を３次増分として出力するために
式α７）の演算誤差を小さくすることが出来る。

第９図にこの方法による演算結果を示す。これは０．０
０１／１．０００００１を演算し友結果である。第９図
・「。

の曲線り、かられかるように１６イタレーシヨン以降で
ディジタルサーボ８１のＹレジスタの内容である６が極
めて零に近くな９１曲線り、かられかるように近似解０
００１が求められる。

なお、本発明の除算法で鉱除数の符号によってディジタ
ルサーボのフィードバックループが発振しないよりに演
算回路を切ル換える。第８図は除数が正の場合の演算回
路で、除数が負の場合には第１０図に示すように積分器
８４の入力側に符号反転器１０１を挿入すればよい。

以上で本発明のＦＰＤＤＡによる定数の四則演算法の概
要ｔ−述べたが、これらの演算を組合せた例として次式
の代数演算を行なう演算回路を第１１図に示す。

Ｈ：＝（Ａ−Ｂ＋Ｃ）／Ｄ＋Ｅ（Ｆ＋Ｇ）　　　　　（
１８）第１１図の回路によ９式（１８）の演算をおこな
うために、まず、定数Ａ、Ｂ　、Ｃ、Ｄ　、Ｅ　、Ｆ　
、Ｇ　、Ｈ（Ｈ＝Ｈ４１＝　Ｏ）　ｔ−それぞれ演算器
１１０，１１１゜１１２．１１３，１１４，１１５，１
１６．１１７　Ｋセットする。

演算器１１Ｇと１１１とからなる演算部Ａ１において、
Ａ−Ｂの乗算が実行され１乗算結果Ａ・Ｂが演算器１１
２内の定数Ｃと加算される。その結果（Ａ−Ｂ＋Ｃ）が
演算器１１２内のＹレジスタに格納されるとともに、演
算Ｍｌ　１３と符号反転器ｌｉｔ含む演算ｓＡ２におい
て、（Ａ−Ｂ十〇）／Ｄの除算が実行されその商が上記
Ｙレジスタに（Ａ−Ｂ＋Ｃ）とおきρ為わりて格納され
る。

さらに、演算器１１４と１１５によ＃Ｅ−Ｆの乗算が実
行され、演算！１１４と１１５によｆｉＥ・ＧＯ乗算が
実行される。

それぞれの演算結果（Ａ−Ｂ＋Ｃ）／Ｄ、Ｅ・Ｆおよび
Ｅ−Ｇとが演算器１１７の初期値（Ｈ・＝０）と加算さ
れて式α８）の演算が完了し、結果が演算器１１７内の
Ｙレジスタに格納される。

以下１本発明を実施例を参照して詳細に説明する。

第１２図（Ｊり　、　（ｂ）は本発明を用いたＦＰＤＤ
Ａのブロック構成を示す。

第１３図と＃！１４図を用いて第１２図（匈、（ｂ）の
動作を説明する。

ＦＰＤＤＡ１２０１の各イタレーションは、前述の武Ｕ
）〜式０）で表わされるＰ７エーズ、Ｙフェーズおよび
Ｉ７エーズの３個の演算７エーズによシ実行される。第
１２図（（転）は主にＰフェーズを、第１２図中）はＹ
とＩ７エーズｔ−実行するＦＰＤＤＡのブロック構成を
示す。

第１２図（ａ）　−（ｂ）　において、マイクロコンピ
ュータ１２００は共通バス＃１２０２とマルチブレクチ
１２０９．１２１０．１２１３を経由してＦＰＤＤＡの
３次増分ΔＺ＋ｔ−格納するΔＺメモ！７１２０４と＃
記式（２）の演算結果（Ｙレジスタの内容）１格納する
Ｙメモ１Ｊ１２０５および前記式〇）の演算結果（凡レ
ジスタの内容）を格納するＲメモリ１２０６にそれぞれ
の初期値を転送すると共に、制御メモＩＪ１２０３にＦ
ＰＤＤＡの演算制御命令を転送する。

また、マイクロコンピュータ１２００は制御メモリ１２
０３のアドレスを１情するプログラム・カラン／１２２
４に所定の値を転送し、さらにＦＰＤＤＡの演算を実行
するために必要な一連のタイミング信号を発生するコン
トローラ１２０７の起動と停止を行なう。

ＦＰＤＤＡの演算は、プログラム・カウンタ１２２４に
より指定された制御メモリ１２０３のアドレスＰＣよシ
続出された演算制御命令を、コントロー、Ｆ１２０７で
発生される一連のタイずング信号に従って実行すること
によって行なわれる。

ここで、プログラム・カウンタ１２２４によル指定され
る上記アドレスＰＣに格納されている演算制御命令は、
所定のイタレーション時（たとえば。

１番目のイタレージ目ン時）における演算で使用される
演算器の種別とこれに関連した演算モードなどを指定す
るビット構造を有する。

第１３図は、上記演算制御命令におけるピント構造の一
例を示す。

第１３図における各部分のうち、ＥＬは所望の演算を実
行するために使用される演算器の種別。

ΔＸムはＦＰＤＤＡの１次増分４Ｘ＋が格納されている
Δ２メモリ１２０４のアドレス、ＰｘはΔＸｓの極性、
ΔＹａｌとＡＹ旬およびノＹａｍ　（この例では入力数
を３人力としている。）は式Ｕ）のΔＹｉ４とｌＹＳ、
＠およびＡＹ＜４が格納されているΔ２メモリ１２０４
のアドレスＴｈ　Ｐ、とＰ、およびＰ、はそれぞれ上記
ΔＹ＋４とΔＹｓ４およびΔＹ５Ｂの極性Ｐｘ　＋Ｐ１
　−ＰｇおよびＰｇ　ｆ）７５クカ”　０　’　テあれ
ば極性が正であることを示し　ｍｌ”ならば極性が負で
めることを示す。

次に、＠１３図のピント構造を有する演算制御命令（以
下、単に命令と称する。）に基づいて。

本発明の演算法ｔ−夷行する場曾の第１２図の動作をさ
らに詳細に説明する。

式α）と式（２）で表わされるＰ７エーズとＹ７エーズ
の演算は、ＦＰＤＤＡのナベての演算器に共通して行な
われる。両７エーズの演算は以下のように実行される。

まず、プログラム・カラ／り１２２４にょル指定された
制御メモリ１２０３のアドレスＰＣよシ命令が続出され
る。そして、続出さｉした命令はデコーダ１２１４によ
シ解耽されて、命令各部の解読信号が対応する回路部に
送られる。

使用すべき演算器の種別を示す前記ＥＬの解読結果（Ｅ
Ｌ）はコントローラ１２０７に送られ、これを受けて前
記Ｐ、ＹおよびＩ７エーズに実６ｆるために必要なタイ
ミング信号かコントローラ１２０７で生成されて所定の
回路部に送られる。たとえばΔ２メモリ１２０４．Ｙメ
モリ１２０５およびＲメモリ１２０６のＥ端子にイネー
ブル（ＥＮＡＢＬＥ）信号ＥＮなどが送出される。第１
２図ではコントローラ１２０７とそれらを結ぶ線は一率
化のため省略しである。

Ｐ７二−ズでは、続出した命令のアドレス端子。

〜ＹＡＩおよびΔＸムの解読結果（ΔＹＡＩ　）、（Δ
ＹＡ　＊　）　。

（ΔＹム島）および（ｊＸム）をΔ２メモリ１２０４の
アドレス端子にマルチプレクサ１２２６＆！由で入力し
て、指定されたアドレスよりΔＹｌｊ（ｊ　＝　１　。

２．３）とΔχ１が順次続出さｎてΔＹレジスタ１２１
５およびΔＸレジスタ１２ｘ’ｅにセットされる。

ΔＹレジスタ１２１５にセットされ九ΔＹ＋、１とｉ番
目のイタレージａン時に先立って＠１４図に示す各演算
器の開始信号ＥＬＧによってリセットされたＳＤＹレジ
スタ１２１８の内容（８ＤＹＩ、ｏ　＝　Ｏ）とが浮動
小数点加算器ＦＡＤＤ１２１７に入力されて。

８　ＤＹＩ、ｔ：　＝８　ＤＹＩ、（１＋ΔＹｔ、ｓ　
　　　　（１９）Ｏ浮動小数点加算器が行なわれて、そ
の結果が８　Ｄ　Ｙ　Ｉ、　ｔとして８ＤＹレジスタ１
２１８にセットされる。

式（１９）の演ＪＥＴ、ΔＹレジスタ１２１５にセット
されたΔＹ１．．とＳＤＹレジスタ１２１８の内容（８
ＤＹ＋、＋＝ΔＹ＋、ｔ）とがＦＡＤＤ１２１７に入力
されて。

ＳＤＹ＋４：＝ＳＤＹ＋ａ＋ΔＹＩＪ＝ΔＹＩ、１＋Δ
Ｙｔ、＊　（２０）の演算が行なわれて、その結果がＳ
ＤＹ＋、ｔとしてＳＤＹレジスタ１２１８にセントさｎ
る。

同様の演′ｓを繰９返すことによシ、式（１）の３人力
の２次増分の総和８ＤＹｔがＳＤＹレジスタ１２１８中
に求められる。

上記の演算において、８ＤＹレジスタ１２１８とＦＡＤ
Ｄ１２１７とは累算器に相当している。

また、極性ビットの解読結果（Ｐｔ　　）　、（Ｐｍ）
。

（Ｐｌ）が負極性の場合には、負極性微小増分に関する
２の補数と８ＤＹ＋、ｔとの加算がＦＡＤＤ１２１７に
おいて実行される。たとえば、ΔＹ１．．が負極性とな
った場合には。

８ＤＹｉ、ｓ　−Δγ暴、、＝ΔＹ息、１−ΔＹ鳳、＊
　　　　　　　　　　　（２１）の演算が行なわれる。

なお、命令の極性ビットＰｘの解読結果（Ｐｘ）はラッ
チ１２２５にセットされる。

次のＹフェーズでは式（２）の演算が行なわれる。

まず、ｌイタレーション前のＹレジスタ１２１９の１直
Ｙ＋−ｔｔ”Ｙメモリ１２０５よシ続出す。この続出し
は、プログラム・カウンタ１２２４の出力ＰＣをＹメモ
リ１２０５のアドレス端子人に入力し、コントローラ１
２０７からのイネーブル信号ＥＮによシ行なわれ、続出
されたＹｌ−１がＹレジスタ１２１９＆Ｃセットされる
。

そして、前記Ｐフェーズで求められたＳＤＹレジスタの
内容８ＤＹｔとＹレジスタ１２１９内のＹｌ−１との浮
動小数点力ｕ算が７キユムレータ付きＦＡＤＤ１２２０
にて行なわれ、ｉイタレーン３フ時のＹ。

が求められる。さらにｈ　”　Ｙ　ｔはＦＡＤＤ１２２
０のアキュムレータからマルチプレクサ１２１１と１２
１０経由でＹメモリド２０５の前記アドレスＰＣに書込
まれる。

以上に述べたＰ７エーＸとＹ７エーズの演算内容は、前
述の如＜ＦＰＬ）ＤＡの全ての演算器に共通したもので
ある。これに対し、ｌフェーズによる３次増分ΔＺ＋の
発生内容が各演ＪＥ器によって異なる。

以下１本発明の積分器と〃１１の１ノニーズ並びにデマ
ジタルサーボの１７エーズの演算内容について第１２図
Φンを用いて説明する。

（１）　　積分器のエフニーズ 積分器のエフニーズでは１式（３）の演Ｊｌｌ１次増分
ΔＸＩの値にかかわらず行なう。

まず、１イタレーシヨン前の積分値の残余Ｒ＋−１が前
記Ｙメモリと同様な＋続きにより凡メモリ１２０６のア
ドレスＰＣから続出され−Ｒレジスタ１２２４にセクト
さｎる。そして、Ｙ７エーズによって求められたＦＡＤ
Ｄ１２２０中の７キユムレータに格納されている内容Ｙ
＋と第２図（ａ）のΔＸレジス／　１２１６（Ｄ内容Ｉ
Ｘ　ＩとｔｊｌｌｌＥ６１２２１Ｔ乗Ｊする。乗算器１
２２１の出力ＹＩ　・ΔＸＩ＃よＦＡＩ）Ｄ１２２２に
よってＲレジスタ１２２４の内容Ｒ＋−１と加算される
。そして、この演算結果はＦＡＤＤ１２２２からデコー
ダ１２２３に入力され、１６２図中のデータフォーマッ
トＢのような仮数部が１桁（ｎ≧１）からなる３次増分
ΔＺ１が特願ＦｉＥ５５−１１２７３９号に示された方
法に基づきデコーダ１２２３によって発生される。この
ｌＺＩはマルチプレクサ１２１２と第１２図（ａ）のマ
ルチプレクサ１２０９経由でΔ２メモリ１２０４のアド
レスＰＣに書込まれる。ΔＺメモリ１２０４へ書込みア
ドレスＰＣはプログラム・カウンタ１２２４からマルチ
ブレクツ１２２６経由でｌＺメモリ１２０４のアドレス
端子人に送られる。

第１２図Ｃｂ）におけるＦＡＤＤ１２２２によっテ求め
られた積分ＩＩから３次増分ΔＺＩを除いた残余Ｒ１は
、正規化回路１２２７によってＲＩの仮数部の値の絶対
値が０．５以上となるように正規化される。

正規化されたＲＩの値は、マルチプレクサ１２１３経由
でＲメモリ１２０６の前記アドンスＰＣＫ：４Ｆ込まれ
る。

（２）加算器のｌフェーズ 加算器のｌフェーズにおいて、乗算器１２２１によるＹ
ｌと７　Ｘ　Ｉとの乗Ｘ並びにこの乗算結果とＲｔ−１
との加算までは、上記積分器ＩＤｌフェーズと同じ手続
きにて行なわれる。加Ｘ器の場合には。

制御メモリ１２０８中の１１１３図に示した命令におい
て、ΔＸムに数値ＬＯが格納されているΔＺメモリ１２
０４内のアドレスを設定すると共に前記の手続きにて演
ａｆＲ１にマイクロコンピュータ１２００からＲメモリ
１２０６中の該加算器に対応するアドレスの内容を零に
設定しておく。したがって。

ＦＡＤＤ１２２２による演算結果（Ｙ１ΔＸｔ＋Ｒ＋−
ｔ）はＹｌとなる。

次に、ＹＩはＦＡＤＤ１２２２からデコーダ１２２３に
送られる。デコーダ１２２３によシ、第３図で示したよ
うなＹｌの仮数部ＹＭＩの上位８桁までを３次増分ΔＺ
Ｉの仮数部１２組の上位８桁における値とし、かつＹｔ
の指数部Ｙ旧の値をそのままΔＺｓの指数部ΔＺｌｌと
した３次増分ΔＺ＋が発生される。このΔＺｒはマルチ
プレクサ１２１２と第１２図（樽のマルチプレクサ１２
０９経由でｌｚメモリ１２０４のアドレスＰＣに書込ま
ｎる。

さらに、デコーダ１２２３はＹ組の上位０桁の各桁の値
を零としたデータとＹ旧の上位（ｎ＋１　）桁から（ｍ
−１）桁のデータおよびＹｍｔｔ正規化回路１２２７に
送る。正規化回路１２２７ｒｉこの値を正規化する。正
規化された値は、正規化回路１２２７からマルチプレク
サ１２１１および１２１０Ｍ由でＹメモリ１２０５の７
ドレスＰＣに書込まれる。

（３）ディジタル・サーボの１７エーズ＠Ｙ７エーズに
よって求められたＹｔとＹメモリ１２０５から続出され
、Ｙレジスタ１２１９に格納されているＹｔ−１および
几メモリ１２０６から胱出し。

Ｒレジスタ１２２４に格納されているｌイタレーション
前の３次増分の指数部２２ｍ＋−４人力として。

ディジタル・サーボｌｚ発生回路１２０８は次に示す演
算によシ３３次増ｊＺ＋　ｔ−発生する。

ここで、ｌＺＭＩ　Ｏ値（ｏ　、＋１．−１　）ｄ。

４２組の上位２桁によ、６（＠ｏｏ”、″０１”。

”１１”）で表わす。

ディジタル・サーボΔＺ発生回路１２０８によって発生
されたｊＺ＋は、マルチプレクサ１２１２および＠１２
図（（転）のマルチプレクサ１２０９Ｍ由でΔＺメモリ
１２０４のアドレスＰＣに書込まれる。

またΔＺ＋の指数部ΔＺｍ＋はマルチプレクサ１２１３
経由でＢメモリ１２０６のアドレスＰＣＫｉＦ込まれる
。

以上、詳細に説明した即く本発明のＦＰＬ）ＤＡでは、
演算器ごとに専用の演算装置は待たず、制御メモ！Ｊ１
２０３内の命令を変えることによって各種の演算を行な
う。

つぎに、前述の第５〜第６図に示した演算回路を用いて
本発明による定数の加（減）算演算を実行する命令につ
いて詳細に説明する。

まず、第５図に示す加算回路による定数の加算演算は第
１３図に示す命令によって実行される。第１３図におけ
る１番地の命令は第５図中の加算器５１を動作させる命
令、２番地の命令は加算器５２を動作させる命令を表わ
す。加算器５１では２次増分は無いため、１番地のＰ、
〜Ｐ、およびΔＹＡＩ〜′ΔＹＡ、をすべて０とする。

ＥＬにおける人ＤＤＫよシ、加算器５１で加算演算をお
こなうコードを指定しΔＸムにおけるＤＸによシ前述の
Δ２メモリのＤＸ番地から所定値（たとえば、１．０）
を読みこむことを指定する。なお、前述の第１２図中）
における番地およびΔＺメモＩＪ　１２　Ｇ　４内の０
番地およびＤＸ番地には演算前ニマイクロコンピュータ
１２００から数値α０および１．０がそれぞれ書込まれ
る。２番地の命令のＥＬにおける人ＤＤによシ、加算器
５２で加算演算をおこなうコードを指定し、ΔＹム、を
除く他の項目をすべてＯＫ指定する。ΔＹム、を１とす
ることにより加算器５１０３次増分が格納されている７
ｚメモリ１２０４内のアドレスすなわち加算器５１ｔ−
動作させる命令が格納されている制御メモリ１２０３の
アドレスｌを指定する。

初期匝としては、Ｙメモ１ｊ１２０５の１−ｉｉ地に定
ａＡ、２番地に定数Ｂがマイクロコンピュータ１２００
によって設定される。Ｒメモリ１２０６の１番地と２番
地には０．０が設定される。

第１２図に示し九ＦＰＤＤＡのコントローラ１２０７内
には、制御メモ１Ｊ１２０３に＃込まれている命令の数
（Ｍとする。）、いいかえれは演算器の台数を登録する
レジスタがめシ、これによって実行する命令数の制ｇｌ
を行なう。したがって、マイクロコンピュータ１２００
によるＦＰＤＤ人の起動命令によって第１４図に示すよ
うなタイミング信号がコントロー、ｙ１２０７によって
発生され、前述のような手続きＫよって第５図の定数の
加算演算が行なわれる。

第１４図中、ＥＬＧは各演算器の基本タイミング信号、
ＩＴＥはイタレーションの信号＋Ａ１とＡ、はそれぞれ
の加算器において加算演ＪＥｆｒ：実行する演算タイミ
ングの信号を表わす。

１１５図は＃Ｉ６図に示した定数の減算回路によシ減鼻
演算を実行する命令を示す。第６図における加算！５２
０２次増分の極性が負であるため。

２番地の命令のＰ、をｌに指定する他は第１３図の命令
と同一にする。

以上説明したごとく１本発明によれば浮動小数点演算方
式のディジタル微分解析機におｉて浮動小数点表示され
た定数の加（減）算演算を高精度に実行出来るようにな
シ、上記ディジタル倣分解析機の応用がさらに拡大でき
ると共に安価なシステムを実現でき、その効果は大であ
る。

【図面の簡単な説明】

第１図はＦＰＤＤＡのシステム構成を示す図、第２図は
ＦＰＤＤＡの演算で用いる浮動小数点の数ＩｌＮ系のデ
ータ・フォーマントを示す図、＃Ｉ３図は本発明の加算
器の演算内容を示す図、第４図は本発明のＦＰＤＤＡの
演算器シンボルを示す図、第５図は本発明の定数加算回
路を示す図、第６図は本発明の定数減算回路を示す図、
ａＩ７図は本発明の定数乗算回路を示す図、第８図は本
発明の除数が正の場合の定数除算回路を示す図、第９図
は第８図による定数除算の一例を示す図、第１Ｏ図は本
発明の除数が負の場合の定数除算回路を示す図、＃Ｉｌ
１図は本発明の演算法を組合せた代数演算回路の一例を
示す図、第１２図は本発明の定数の四則演算を実行する
ＦＰＤＤＡの実７１Ｉｉ例の回路構成を示す図、第１３
図は第１２図のＦＰＤＤＡとくに＠５図の演算回路を実
行する制御命令のピント構成を示り、＠１４図は第１２
図ＯＦＰＤＤＡ　Ｔ第１３図の制御命令を実行する時の
タイムチャート、第１５図は第６図の演算回路を実行す
る制−命令を示す。 ｖＩｔ　　　図 第２図 ￥５　３　　図 扁　４Ｉｌｉ］ ｔ ′ｆ１１３　　図 第　１４　　図 ／４ｔ ”ｊ　　　　　　、　　−＋＋−１ ＴＥ１５　　　凶

Claims (1)

1. 【特許請求の範囲】 １、ディジタル微分解析機の被積分関数Ｙ、入力変数の
   増分ΔＹ、被積分関数の積分値の残余Ｒ１独立変数の増
   分ΔＸ、および被積分関数の積分値の出力増分Δ２なる
   変数をすべて仮数部と指数部とからなる浮動小数点形式
   で表現してメモリに格納したうえで所定の演算ｆ＋−実
   行する浮動小数点方式ディジタル微分解析機の演算方式
   において、ｉ（ｉ；正整数）番目のイタレーションにお
   ける上記変数の甑をそれぞれＹｔ＋ΔＹｔ　。 Ｒ＋＋ΔＸ＋およびΔＺｔとし、ｎ（ｎ；正整数）個の
   入力変数の増分のうちｔ番目の値をΔＹ１．Ｊとして、
   第１の演算： Ｙｌ”　ＹＩ−１＋ΣΔＹ１．Ｊ ｍｌ によシ求められ７ｔＹ＋の仮数部の符号桁を含めた上位
   ｍ　（ｍ　Ｈ２以上の整数）桁をΔＺ＋の仮数部とし、
   且つＹＩの指数部をそのままΔ２゜の指数部とする第２
   の演算によシΔＺｓを求め。 さらにＹＩの仮数部の上位ｍ桁をナベて０にしてからＹ
   Ｉの仮数部の絶対値が０．５以上となるように正規化演
   算ｔ”ＹＩの仮数部と指数部に施すことＫより求められ
   たＹｌをつぎのイタレーションにおけるΔＺ＋を求める
   上記第１および第２の演算において使用することを特徴
   とするディジタル微分解析機の演算方式。 ２　特許請求範囲第１項のディジタル微分解析機の演算
   方式において、ディジタル微分解析機ＱＹレジスタに対
   応する第１のメモリおよび＠２のメモリにそれぞれ第１
   の定数および第２の定数を格納したうえで、該第１の定
   数１ｉ番目のイタレーションにおける上記第１の演算に
   より求められるＹＩとみなし、第１の定数から上記第２
   の演算によシΔＺ１ｔ−求めるステップと。 求められたΔＺ＋と上記第２の定数との加算をおこなっ
   て加算結果を上記第２のメモリに格納するステップと、
   さらに第１の定数にたいし上記正規化演算をおこなうス
   テップとｔ−複数のイタレーションにわたり繰返すこと
   によりｇｌの定数と第２の定数との加算の結果を上ｄ己
   第２のメモリ内に得ることを特徴とするディジタル微分
   解折機の演算方式。